28nm平面金属一层互连集成：工艺流程原理与集成逻辑

在完整工艺流中的角色

在28nm平面工艺技术节点中，金属一层（M1）互连模块在后段工艺（BEOL）序列中占据着核心位置：它是首个通过硅化物源漏和栅极接触插塞直接与前段工艺（FEOL）器件结构相连的金属层。在28nm平面工艺流中，M1模块接收已完成晶体管制造的晶圆——包括高k/金属栅极叠层工程、源漏注入、激活退火以及硅化物形成。入口阶段的表面形貌由接触刻蚀停止层（CESL）和前金属介质（PMD）叠层共同构成，其平坦化质量直接决定了M1沟槽图形化所依赖的光刻焦深（DOF）。

向下游，M1模块必须交付平坦化且电学功能完备的首层互连网络，将信号和电源从各个晶体管接触分配至更高级别的布线层。从 28nm平面金属二层互连集成 开始的每一层后续金属层，都依赖于M1表面保持足够的平坦度以实现可靠的镶嵌图形化，同时要求M1与接触孔界面具备高度稳健性，以防止电迁移和接触电阻漂移。M1模块既是电学桥梁，也是形貌基准：它将离散的器件终端转换为可布线的网格，同时构筑了整个BEOL叠层的物理基础。

28nm M1集成的独特之处在于，它紧邻前端器件物理与后端金属化工程的交界处。接触插塞界面处的接触电阻、窄沟槽周围的介质间隙填充以及化学机械平坦化（CMP）凹陷与侵蚀，均存在紧密的相互作用，直接影响低频信号速度与长期可靠性。

入口状态与工艺序列逻辑

上游依赖条件

在M1模块开始前，晶圆已完成了28nm平面工艺流特征的完整FEOL序列。栅极叠层已图形化，源漏区域已完成注入与退火激活，且已形成镍硅化物接触以建立与硅的低电阻电学连接。一层共形CESL（通常为氮化硅）覆盖在栅极形貌之上，随后通过化学气相沉积填充前金属介质（PMD）氧化物叠层。

接触模块位于M1之前：接触孔刻蚀穿过PMD和CESL，沉积阻挡层，填充钨插塞，并由钨CMP平坦化表面。对于高长宽比的接触孔结构，氮化钛的化学气相沉积比离子化金属等离子体钛等物理气相沉积技术实现了显著更高的底部覆盖率 [P1]。该入口表面的质量——其全局与局部平坦度、无钨插塞侵蚀以及低的接触电阻——为M1介质层设定了初始条件。

M1模块工艺序列逻辑

28nm M1模块采用结合硬掩模架构和低k层间介质（ILD）薄膜的单镶嵌集成方案。详细的工艺序列由一系列具体的沉积、光刻、刻蚀、电镀和平坦化步骤组成：

1. 高分辨率TEOS基础氧化层沉积：在接触表面上沉积初始氧化层，以在主体介质沉积前归一化表面化学性质、悬挂键密度及 -OH 终止状态。
2. 应力释放与保护层叠层：沉积并图形化TiN和应力控制SiN等薄膜，以释放膜层应力并定义对准或硬掩模特征。
3. ILD低k介质叠层沉积：沉积主M1 ILD，引入掺氮碳化物（NDC）扩散阻挡层、碳掺杂低k介质，并通过紫外线（UV）固化驱除有机溶剂并提升机械稳定性。
4. 硬掩模叠层沉积：依次沉积缓冲层、金属硬掩模（如TiN）及封顶氧化层，为窄沟槽图形化作准备。
5. 光刻与硬掩模刻蚀：深紫外（DUV）光刻定义M1沟槽，随后通过干法反应离子刻蚀（RIE）将图形转移至硬掩模叠层。
6. 沟槽刻蚀与清洗：使用稀释氢氟酸（DHF）及湿法化学清洗去除聚合物残留，并将沟槽刻蚀入低k介质至露出下方的钨接触插塞。
7. 金属化（阻挡层/种子层/电镀）：沉积Ta/TaN扩散阻挡层以防止铜向低k介质扩散，随后沉积PVD铜种子层并进行铜电化学电镀（ECP）以实现自下而上的无缝填充。
8. 斜面清洗与CMP：斜面刻蚀去除晶圆边缘的多余铜，铜CMP抛光多余的铜和阻挡层金属，停在介质表面以隔离各个M1导线。

这一明确的序列确保了在铜沉积前对结构应力、光刻反射和沟槽刻蚀轮廓进行精确控制。

物理与化学机理

TEOS氧化层沉积与保形性

在基于TEOS的化学气相沉积中，反应中间产物的粘附系数较低（约为0.1级别），这在键合发生前增强了前驱体的表面迁移 [T1]。这种表面流动性允许TEOS衍生物质在化学吸附之前迁移至局部微凹陷和阶梯特征中，从而提供比传统基于硅烷的氧化层沉积显著更好的阶梯覆盖率。

由于反应受限于表面反应，表面亲水性、悬挂键密度或残余 -OH 终止状态的变化会调制局部沉积速率及薄膜微观结构。初始的 HR TEOS 氧化层沉积有意识地归一化了异质区域（如钨插塞、残余氧化物及改性界面）上的这些表面化学状态差异，在主体 ILD 生长前构建起均匀的成核基础。

镶嵌沟槽刻蚀与阻挡层形成

图形转移至M1 ILD需要极高的各向异性选择性。氟碳等离子体化学（CxFy / Ar / N2）在保护金属硬掩模侧壁的同时刻蚀碳掺杂低k薄膜。刻蚀轮廓控制至关重要：垂直或微锥形的侧壁有助于实现连续的阻挡层和种子层覆盖，而凹角轮廓则会在Ta/TaN PVD沉积过程中导致悬挂（over-hang），从而在铜电镀期间形成空洞。

Ta/TaN双层结构担当两种不同角色：TaN对氧化物/低k介质侧壁提供强附着力，而金属Ta则为铜种子层核化提供良好的界面。阻挡层的厚度体现了关键的权衡：更薄的阻挡层增加了铜的有效截面积（降低导线电阻），但增加了局部阻挡层击穿的风险，这会导致铜扩散进入低k介质并引发线间漏电。

铜电镀与化学机械平坦化

单镶嵌M1沟槽中的铜填充依赖于有机电镀添加剂（加速剂、抑制剂和平坦剂）驱动超保形电化学电镀。加速剂积聚在沟槽底部以提高局部沉积速率，而抑制剂则吸附在顶部转角处以防止过早封口。这种自下而上的填充机制实现了无空洞的铜导线。

电镀完成后，化学机械平坦化会去除多余的铜和下层的阻挡层材料。CMP通过化学氧化与机械磨削协同作用：抛光液钝化铜表面，抛光垫的机械力选择性地去除高点处的钝化层。必须控制过抛光量，以防止铜凹陷（铜中心线下凹）和介质侵蚀，这两者都会降低薄层电阻均匀性，并破坏后续上层金属层的平坦化基线。

界面与可靠性机制

M1到接触界面的稳定性

接触插塞到M1界面是先进逻辑电路中总寄生电阻的主要贡献者之一。由于附着力和扩散问题，M1铜不能直接接触钨，因此需要由Ta/TaN阻挡层进行介导。阻挡层沉积前钨插塞表面的清洁度至关重要；M1沟槽底部的原生氧化物或有机残留物会显著增加接触电阻并引入高度不确定性。

介质完整性与低k孔隙率

尽管非等离子体TEOS与臭氧工艺能提供良好的阶梯覆盖，但所形成的薄膜通常比基于硅烷或等离子体增强的TEOS氧化物更多孔，并且吸湿性更强 [T1]。层间介质吸湿会增加有效介电常数（k值），并产生自由羟基（-OH），从而加速铜电迁移和时变介质击穿（TDDB）。

为了缓解这一问题，28nm M1集成叠层引入了更致密的掺氮碳化物（NDC）封顶层，并在沉积后对低k薄膜进行UV固化。固化过程重构了Si-O-Si骨架并使甲基交联，从而恢复了机械强度与抗介质击穿能力。

向下与向上的缺陷传播

源自M1模块的缺陷会向两个方向传播：

• 向上传播：过度的CMP凹陷或介质侵蚀会产生表面形貌，降低后续金属二层光刻步骤的焦深预算，导致线宽变化或桥接故障。
• 向下传播：在M1沟槽RIE期间的过刻蚀可能会击穿PMD，侵蚀下方的钨插塞或损坏下方的CESL及栅极结构。此外，未钝化的等离子体损伤会引入固定电荷，导致晶体管阈值电压偏移。

走进真实模块

要探索28nm平面M1互连模块的具体步骤序列——包括HR TEOS氧化层沉积步骤及其相对于硬掩模图形化和铜CMP的位置——你可以 在交互式流程中打开M1步骤168。

通过交互式追踪，可以清晰地观察到早期表面准备和硬掩模沉积如何决定高长宽比沟槽刻蚀与电镀的结果，从而深刻理解确保高良率与稳定电学性能的集成逻辑。

相关学习路径

要拓展对BEOL集成及周围模块的理解，建议探索以下相关指南：

• 28nm平面工艺流程概述：提供全局视角，展示FEOL、接触孔、M1及上层金属模块如何在整个制造序列中衔接。
• 28nm平面置换金属栅极集成工艺流：详细介绍接触插塞和M1形成之前的后栅极高k/金属栅极序列及硅化物模块。
• 28nm平面金属二层互连集成：涵盖从单镶嵌M1到双镶嵌V1/M2工艺的过渡以及更高级别布线的挑战。