28nm 平面器件源漏集成工艺流程：原理、机制与集成逻辑

在完整流程中的角色

28nm平面逻辑工艺中的源漏（SD）模块位于前段工艺（FEOL）序列的关键位置。它接收已经历过阱/沟道注入、扩展（轻掺杂漏极或LDD）注入以及第一次侧墙形成工艺的结构——这些步骤定义了沟道的静电框架与初始栅极边缘偏移量。SD模块的职责是完成晶体管的有源终端区域：形成深源漏结，引入晶格应力源以提升沟道迁移率，并制备好表面以便进行自对准硅化物形成和后续接触孔制备。

具体到28nm平面节点，该模块必须交付几个关键器件结果。首先，它形成具有电活性且足够浅的结，以保持短沟道控制；结深和横向扩散直接影响漏致势垒降低（DIBL）和亚阈值摆幅。其次，对于pFET器件，它在源漏区域嵌入硅锗（SiGe），以在沟道中引入压应变，提升空穴迁移率。第三，它在凹槽刻蚀、外延和注入步骤中全程保护栅极堆栈。在替代栅极流程中，高温源漏激活退火在金属栅极沉积之前完成，从而避免了与栅极堆栈热不稳定性相关的阈值电压偏移。[P2] 最后，该模块产生与镍或镍铂硅化物形成、接触孔刻蚀以及中段工艺（MOL）接触金属化兼容的表面形貌。

因此，SD模块充当了沟道工程与互连形成之间的功能桥梁。上游的一切——例如28nm平面阱和沟道注入集成工艺流程——建立了沟道掺杂框架，而下游模块则依赖于该模块所提供的结轮廓、应变场和界面质量。整体的28nm平面工艺流程依赖于SD模块在结缩放、应力工程和栅极完整性之间取得平衡。

进入状态与流程逻辑

当SD模块开始时，晶圆在由浅沟槽隔离（STI）包围的有源硅区域上方承载着图形化的栅极堆栈。扩展注入已在第一次侧墙下方引入，定义了LDD偏移量。进入时的表面形态由紧贴栅极边缘带有侧墙的图形化栅极线条组成。

28nm SD模块的流程逻辑遵循严格排序的工序：

1. SiGe硬掩模沉积与图形化 — 在晶圆上共形沉积一层氮化硅（SiN）硬掩模并进行图形化，仅暴露pFET源漏区域，同时屏蔽多晶硅栅极和nFET区域。
2. pFET源漏凹槽刻蚀与SiGe外延生长 — 各向同性或各向异性湿法刻蚀（如TMAH）在pFET有源区创建凹陷腔体，随后进行选择性外延SiGe（eSiGe）生长以引入单轴压应变。
3. 硬掩模去除与清洗 — 选择性剥离保护性SiN硬掩模，而不破坏下方的侧壁侧墙或介质隔离。
4. 深源漏离子注入（N+与P+） — 高剂量注入定义深结。对于n型源漏区域，引入磷或砷等掺杂物种，因为两者在硅中均具有高溶解度并能产生低方块电阻。[T1] P型区域接受高剂量硼或BF2注入。
5. 热激活退火 — 快速热退火（RTA）或尖峰退火激活掺杂剂并修复晶格损伤，同时控制掺杂剂扩散。
6. 硅化物形成 — 沉积一层薄金属（镍或镍铂合金），使其与暴露的硅/SiGe反应形成低电阻硅化物接触。

集成的依赖性非常严格。SiN硬掩模沉积必须在SiGe凹槽刻蚀和外延之前进行，以将生长严格限制在pFET源漏区域内。多晶硅栅极保护是强制性的；多晶硅栅极暴露于凹槽刻蚀剂或外延前驱体会劣化栅极几何形状、改变阈值电压，并创建潜在的栅极与源漏短路通路。

与先前的28nm平面侧墙侧壁集成工艺流程的连接也至关重要。侧墙宽度决定了深SD注入与沟道边缘之间的偏移量。如果侧墙过窄，掺杂剂会过度扩散到沟道中，恶化短沟道效应；如果过宽，寄生串联电阻会增加，并且从eSiGe传导到沟道的应变效率会降低。

物理与化学机制

通过嵌入式SiGe进行的应变工程

28nm pFET SD模块的核心物理机制是从嵌入式SiGe到硅沟道的应变传递。由于锗的原子半径大于硅，SiGe具有更大的晶格常数。当SiGe在紧邻沟道的凹陷源漏腔体内外延生长时，晶格失配会在沿沟道方向产生单轴压应变场（Sxx）。

这种压应变通过解除重空穴带和轻空穴带之间的简并度来改变硅沟道的价带结构。这降低了沿输运方向的空穴有效质量并抑制了价带间散射，从而直接提高了空穴迁移率和驱动电流（Ion）。

应变传递效率在很大程度上取决于界面几何形状。使用TMAH等化学品进行的湿法刻蚀会暴露特定的晶体学平面（如（111）晶面），从而创建斜角腔体侧壁。这些具面化的界面能将压缩应力线更有效地导向沟道。选择性外延动力学依赖于前驱体化学（如二氯硅烷和锗烷），在单晶硅表面生长迅速，而氯添加剂（如HCl）则会刻蚀掉介电硬掩模和侧墙上不需要的成核点。

掺杂与结形成

深源漏结是通过高剂量离子注入形成的。高能掺杂离子穿透硅晶格，停留在由投影射程和歧离特征化的分布中。这种高能轰击会损坏晶体晶格，产生无定形区域。

随后的热退火有两个目的：通过固相外延使无定形硅重晶体化，并将掺杂剂推入具有电活性的替代晶格点位。28nm节点的主要挑战是在抑制瞬态增强扩散（TED）的同时实现完全的电激活。尖峰退火或快速热处理以短停留时间实现高峰值温度，从而限制横向结侵入沟道。

在pFET中，SiGe相对于硅更窄的带隙在源-沟道界面处创造了有利的价带对齐，降低了空穴注入的势垒高度，有助于降低接触电阻。

硅化物形成化学

硅化形成在半导体终端与金属接触之间创建了低电阻欧姆界面。在晶圆表面沉积一层薄镍或镍铂薄膜并进行低温退火，引起与暴露硅及SiGe的固相反应，形成一硅化镍（NiSi）。

该反应是自对准的（Salicide工艺），因为金属仅在直接接触暴露硅或SiGe的地方发生反应。介电侧墙和STI氧化物上未反应的金属在湿法化学刻蚀中被选择性去除。控制硅化过程中的硅消耗至关重要：消耗过多硅可能会穿透浅结边界，导致衬底漏电流升高。

界面与失效传播

SD模块与上游侧墙/扩展步骤以及下游接触金属化相连。SD模块中的缺陷会通过可预测的失效模式传播：

上游侧墙界面：如果侧壁侧墙在清洗步骤中遭受减薄或侵蚀，深SD注入会渗透到过于靠近沟道边缘的位置。这会导致结侵入，增加栅极重叠电容并恶化DIBL。反之，过宽的侧墙会增加串联电阻，并使eSiGe应力源远离沟道，削弱迁移率增益。

栅极堆栈界面：SiN硬掩模必须在多晶硅栅极上提供坚固的覆盖。针孔或薄覆盖会导致TMAH刻蚀剂在pFET腔体凹陷期间攻击多晶硅栅极，导致栅极高度损失、阈值电压变化或栅极与源漏之间的硅化物桥接短路。

SiGe外延界面：非最优的外延动力学可能导致表面粗糙、晶体缺陷或通过穿透位错发生应变弛豫。位错会弛豫压应变场，并充当复合中心，显著抬升反向偏置结漏电流。

下游接触界面：硬掩模去除不彻底或SiGe形貌不均匀会导致局部硅化物不均匀。这会抬高接触电阻，并且如果硅化物穿透深结边界，还会引起接触尖刺。

该模块中的权衡需要仔细管理。增加eSiGe中的Ge浓度可最大化压应变和空穴迁移率，但会抬高位错形成和应变弛豫的风险。加深S/D凹槽体积可提供更大的应力源体积，但会增加通过SiGe层的寄生电阻。

实际操作模块

要观察这些集成原理如何在实际的28nm平面工艺序列中运行，您可以在交互式流程中打开SD步骤93。

在步骤93（SiGe硬掩模SiN沉积）中，晶圆承载着带有完好第一次侧墙的图形化栅极线条。在整个表面上共形沉积一层SiN。该步骤通过提供持久的化学和物理屏蔽，启动了pFET应变集成子序列。

选择氮化硅而非氧化硅是因为SiN在腔体凹陷期间对基于HF的清洗液和碱性湿法刻蚀剂（如TMAH）表现出高的化学刻蚀选择性。此外，SiN在高温选择性外延期间还充当了抵御氧气和污染物扩散的坚固阻挡层。

相关学习路径

要进一步探索28nm平面流程中相邻的集成步骤：

• 28nm平面工艺流程概述 概述了整体前段（FEOL）和中段（MOL）模块序列。
• 28nm平面侧墙侧壁集成工艺流程 详细介绍了定义源漏注入偏移量的侧墙形成步骤。
• 28nm平面阱和沟道注入集成工艺流程 描述了在SD处理之前建立的沟道静电学。

未来展望

超越28nm平面节点后，源漏集成随着向3D晶体管架构的过渡而显著演变。在FinFET节点中，平面S/D腔体凹陷转向鳍片侧壁上的三维选择性外延生长（pFET为eSiGe，nFET为掺磷Si/SiC）。

尽管架构发生了变化，在28nm开发的基本集成逻辑——硬掩模限制、选择性外延动力学、侧墙定义的结偏移以及自对准硅化——对于在先进逻辑制造中控制接触电阻和沟道应变仍然至关重要。