40nm BSI CMOS图像传感器背面钝化集成：工艺流程原理与器件物理

在完整流程中的角色

在40nm背照式CMOS图像传感器（BSI CIS）工艺流程中，背面钝化（BKPAS）模块位于晶圆背面减薄与背面光学元件形成之间的关键位置。该模块接收活性硅层已被减薄的晶圆，使入射光能直接进入光电二极管衬底。在背面照度配置中，半导体衬底会被减薄，使得光线可以直接在光敏区域内被吸收而不会被栅极吸收 [T2]。BKPAS的主要任务是在后续滤色片阵列和微透镜沉积步骤之前，提供一个化学和电学稳定的界面，以最大限度地减少表面复合和暗电流。

BKPAS模块的根本目的是抑制在减薄的背面硅表面产生的暗电流。当40nm BSI CIS衬底被减薄时，背面的晶体格子中断会产生高密度的悬挂键和结构无序，在硅带隙内引入能态。这些界面陷阱充当产生-复合中心，增加暗电流并降低量子效率。钝化叠层必须在化学上终止这些悬挂键，并通过介电层中的固定电荷诱导能带弯曲，将少数载流子从界面排斥开。

从集成角度来看，BKPAS模块连接了两个不同的工艺阶段。在上游，它依赖于40nm BSI CIS晶背减薄工艺流来提供清洁且低损伤的硅表面。在下游，它为光学堆栈沉积和背面结构图形化提供电学稳定的平台。钝化质量直接决定了图像传感器能否达到整个40nm BSI CMOS图像传感器工艺流所设定的暗电流和量子效率目标。

该模块输出的是一个经过精心设计的界面：由介电堆栈的化学键合、固定电荷密度和陷阱特性共同决定背面硅表面的静电势分布。该界面必须在背面集成序列的所有后续热处理和工艺步骤中保持稳定。

进入状态与序列逻辑

上游依赖关系

BKPAS模块接收的晶圆已完成背面减薄，将硅衬底减薄至光学吸收所需的厚度。进入时的表面状态至关重要：减薄过程中残留的晶体损伤、污染或微观粗糙度都会传递到钝化界面并降低其电学质量。减薄必须产生亚表面损伤极小的表面，因为后续的原子层沉积（ALD）和化学气相沉积（CVD）步骤具有保形性，会复制下层的表面形貌。

序列逻辑要求晶圆在进入BKPAS之前，其表面已进行化学预处理以去除原生氧化物和减薄残留物。这一准备步骤至关重要，因为在BKPAS中沉积的第一层介电层形成了主要的硅-介电层界面，决定了控制表面产生暗电流的界面陷阱密度（$D_{it}$）。

下游交付

BKPAS完成后，晶圆进入背面光学元件形成阶段。钝化堆栈必须承受后续的热处理，而不会降解其固定电荷特性或氢钝化效果。在40nm BSI CIS集成中，钝化层还作为背面图形化（如滤色片阵列边框或接触孔开口）所用硬掩模层的基础。

40nm BSI CMOS图像传感器背面衬底接触集成工艺流依赖于钝化层的完整性，因为衬底接触必须穿透钝化堆栈或与其形成界面，且不能引入泄漏路径。

序列排序依据

将BKPAS紧接在减薄之后、光学元件沉积之前放置，体现了一项根本的集成要求：钝化必须应用于新鲜清洗的硅表面，以最大化化学键的形成。任何延迟都会导致原生氧化物再生长和大气污染，从而增加界面陷阱密度。同时，BKPAS必须先于光学堆栈形成，因为钝化层本身构成了光路的一部分，其折射率和透明度会影响总量子效率。

物理和化学机制

化学钝化

在40nm BSI CIS BKPAS模块中，化学钝化通过终止减薄背面硅表面的悬挂键来实现。未配位的表面硅原子在带隙内产生能态，充当产生-复合中心。主要的化学机制是在界面处形成强的Si–O或Si–H键。

对于后端应用，在晶圆包含金属层之后，二氧化硅沉积是必要的选择，因为底层薄膜无法提供进行热生长的硅源 [T1]。在背面工艺中，前端已存在的金属互连热预算限制了高温热氧化，因此采用一层很薄的沉积二氧化硅（SiO₂）中间层来形成Si–O–Si桥键。成型气体退火在薄膜沉积后被广泛应用，通过氢迁移来钝化界面态 [P2]。在退火过程中，氢物种扩散到界面并终止剩余的悬挂键。

场效应钝化

场效应钝化利用嵌入在高k介电材料（如氧化铝 Al₂O₃ 或氧化钽 Ta₂O₅）中的固定电荷（$Q_f$）在硅表面建立内建电场。该电场改变表面能带弯曲，将少数载流子从界面排斥开，从而抑制表面复合速度。

该机制的物理学原理基于金属-绝缘体-半导体静电学。介电层中的固定电荷产生由泊松方程描述的电场，改变下方硅的表面电势。对于n型光电二极管区域，负固定电荷会在表面感应出空穴积累，形成静电势垒，排斥光生电子使其远离表面界面陷阱。

化学与场效应之间的权衡

一个关键的相互作用主导着BKPAS堆栈的优化：化学钝化与场效应钝化之间的权衡。增加SiO₂中间层的厚度可以通过提供更完整的Si–O键合来改善化学钝化，但该介电层会屏蔽上方高k介电层中的固定电荷，从而削弱场效应钝化。相反，更薄的SiO₂中间层保留了场效应钝化的强度，但可能会留下一部分未被钝化的界面陷阱。

这种权衡源于介电屏蔽效应和电荷补偿。优化钝化堆栈需要平衡界面键合质量、氢钝化效率以及介电堆栈中固定电荷的大小与符号。

PEALD与等离子体诱导损伤

等离子体增强原子层沉积（PEALD）能够在减薄的背面表面上提供低温保形覆盖。然而，PEALD期间的等离子体暴露可能会引入界面缺陷（如额外的悬挂键和氧空位），这些缺陷会充当界面陷阱或边界陷阱。

这产生了第二个集成权衡：提供高保形性和低热预算的沉积技术同时引入了等离子体损伤，必须通过沉积后固化进行修复。形成气体退火承担了这一修复功能，不过其有效性随介电层组分和堆栈架构的不同而异。

PECVD在钝化环境中的应用

等离子体增强化学气相沉积（PECVD）在BKPAS模块中用于沉积氮化硅或氧化硅覆盖层。选择PECVD是由于其低热预算特性，这在存在前端互连时是强制要求的。低温下由PECVD沉积的薄膜通常是非化学计量比的并含有氢，这些氢在后续热处理过程中可以对界面钝化产生有益作用。

界面与失效传播

硅-介电层界面

BKPAS模块中的主要界面是硅-介电层边界。该边界处的界面陷阱密度控制着暗电流，因为这些陷阱为载流子提供了产生-复合路径。不充分的化学钝化表现为暗电流升高，降低信噪比并劣化弱光成像性能。

界面质量还会影响钉扎光电二极管（PPD）的操作。在钉扎光电二极管中，表面层钉扎表面电势，抑制来自界面态的暗电流。BKPAS钝化堆栈必须与表面电势钉扎保持兼容，因为改变表面电势的固定电荷可能会损害传感器的噪声性能。

介电层-介电层界面

在多层钝化堆栈中，SiO₂中间层与高k覆盖介电层之间的界面引入了潜在的失效路径。内部介电层边界处的电荷俘获会导致边界陷阱积累，在工作电场下引起钝化性能的滞后或不稳定性。

下游失效传播

BKPAS模块中的失效会在电学和机械两方面传播。在电学上，不充分的表面钝化会导致永久性的暗电流劣化，无法通过下游工艺补救。在结构上，钝化界面处的剥离或粘附不良会传播到上层光学层中，导致薄膜剥落或图形失真。

钝化堆栈的固定电荷特性也会与光电二极管掺杂分布相互作用。如果钝化固定电荷极性错误或强度不足，它会改变表面电场，同时降低短波长灵敏度并恶化暗电流性能。

热稳定性问题

钝化堆栈必须在所有下游热步骤中保持其电学特性。高k介电层中的固定电荷可能会在后续处理中漂移或退火消除，如果氢被驱离界面，氢钝化效果可能会丧失。集成序列必须考虑累积热预算，以确保满足最终器件参数要求。

实地查看实际模块

40nm BSI CIS BKPAS模块的物理工艺流程按顺序执行一系列沉积、光刻、刻蚀和固化步骤：

1. Oxide hard mask deposition（氧化物硬掩模沉积）：在减薄的背面硅表面沉积一层保护性氧化层，用作刻蚀掩模和结构阻挡层。
2. Pre Litho Cleaning（光刻前清洗）：通过清除颗粒和有机残留物，为光刻胶涂覆准备晶圆表面。
3. Backside Passivation IIP - Photo（背面钝化离子注入光刻）：利用光刻技术将光刻胶图形化，以定义背面钝化离子注入区域。
4. Back Passivation IIP（背面钝化离子注入）：通过离子注入在背面表面引入杂质，以调整表面电势并辅助载流子钉扎。
5. Ashing & Strip/Clean（去胶与清洗）：通过等离子体灰化和湿法清洗去除图形化光刻胶及注入后残留物。
6. Oxide hard mask etch（氧化物硬掩模刻蚀）：根据定义的图形，各向异性刻蚀打开氧化物硬掩模层窗口。
7. Vacuum Bake（真空烘烤）：在真空条件下进行热处理，在进行高真空钝化沉积之前排出水分和挥发性污染物。
8. Rapid Thermal Processing（快速热处理）：短时间的热退火修复注入造成的晶格损伤并激活注入的杂质。
9. RF Plasma（射频等离子体处理）：射频等离子体处理对暴露的表面进行预处理，去除残余氧化物并在介电层沉积前控制表面终端。
10. HKD/AR1 AlO deposition（HKD/AR1 氧化铝沉积）：利用原子层沉积涂覆氧化铝（Al₂O₃）高k介电层，提供用于场效应钝化的负固定电荷并兼具抗反射特性。
11. HKD/AR2 TaO deposition（HKD/AR2 氧化钽沉积）：沉积第二层高k介电层（如氧化钽 Ta₂O₅），以调节折射率堆栈并完成主钝化层。
12. BPMD SiO Deposition（BPMD 氧化硅沉积）：通过CVD沉积氧化硅覆盖介电层，封存高k堆栈并为下游工艺提供机械缓冲。

您可以在交互式流程中打开BKPAS第298步，在40nm BSI CIS流程中查看此模块。

相关学习路径

分析40nm BSI CIS BKPAS模块的工程师应审查以下相关的集成主题：

• 40nm BSI CMOS图像传感器工艺流 概述了跨越正面和背面工艺的整体集成架构。
• 40nm BSI CIS晶背减薄工艺流 定义了进入BKPAS的上游表面准备与硅质量。
• 40nm BSI CMOS图像传感器背面衬底接触集成工艺流 介绍了穿透背面介电堆栈的下游电学接触。

未来展望

BSI CIS背面钝化领域的新兴趋势集中在旨在解耦化学钝化与场效应钝化的多组分高k堆栈上。通过对薄膜化学计量比进行分级，研究人员力求在保持高固定电荷密度的同时抑制界面陷阱的产生。

介电层沉积前的原位表面准备技术也在不断发展，利用原子尺度的等离子体或化学预处理来尽可能减少PEALD期间的等离子体诱导损伤。随着像素间距不断缩小和3D堆叠集成的推广，背面钝化堆栈必须在更低的热预算限制下，同时提供光学抗反射、电学表面钉扎和结构可靠性。