14nm FinFET工艺中栅极接触钨填充与CMP集成原理

在完整流程中的作用

在14nm FinFET架构的先进中段工艺（MOL）中，栅极接触金属化作为关键导电桥梁，将埋入式金属栅极电极连接到后端工艺（BEOL）互连网络。在一个全面的14nm FinFET工艺流程中，接触栅极模块在完成跨导通道和假栅极去除步骤后，直接建立与置换金属栅极结构的电学接触。栅极接触钨填充与化学机械抛光（CMP）模块的主要目标是在高深宽比介电接触通孔内形成无缝的钨插塞，同时实现整个晶圆表面的全局平坦化。

该模块接收一个图案化的层间介电层（ILD）堆叠，其中包含深凹的栅极接触开口，暴露出处于置换金属栅极顶部的体填充金属或导电盖层。随后，钨插塞模块执行顺序金属沉积工艺，沉积阻挡层/粘附层衬垫和体钨，完全填充狭窄的接触沟槽。沉积之后，通过多步钨CMP工艺去除多余的金属和阻挡层材料，并停止在周围的介电层表面或其附近，形成孤立且共面的导电插塞。此步骤的输出为一个低电阻、高度平坦的表面，适用于后续金属第一层（M1）互连的光刻图案化和沉积。

上游输入状态

栅极接触金属化前的输入晶圆状态具有14nm栅极接触集成固有的形貌和几何约束。深而窄的接触腔被刻蚀进ILD介电层，直达凹陷的栅极电极，形成的高深宽比给传统气相沉积技术带来挑战。接触落在栅极填充金属或导电盖层上，而不是穿透至靠近沟道界面的薄功函数层，而侧壁则由介电氧化物或低k绝缘材料形成。

金属沉积前的表面准备需要化学清洁度以最小化界面接触电阻，因为输入的表面常常残留有刻蚀聚合物碎片或原生氧化层。此外，在有效栅极和假栅极区域之间，输入的ILD高度和图案密度的细微变化会在芯片内产生微观形貌高度差。后续金属薄膜的粘附性强烈依赖于这些暴露表面的化学功能性。如果没有坚固的粘附层和阻挡层，直接进行钨沉积可能导致成核不良、界面分层，或气态沉积前驱物对底层介电材料的化学侵蚀。

物理与化学机理

实现栅极接触钨插塞结构需要紧密耦合的表面反应工程和机械平坦化动力学。金属化过程始于采用原子层沉积（ALD）或化学气相沉积（CVD）技术沉积一层保形性良好的阻挡层和成核层，通常为氮化钛（TiN）或钛/氮化钛（Ti/TiN）双层结构。该阻挡层可防止腐蚀性的含氟钨前驱物与底层介电层发生反应，同时增强机械粘附性。

在缩放的14nm FinFET接触孔结构中，原子层沉积（ALD）被用于在狭窄的高深宽比通孔内沉积一层薄而高度保形的钨成核层。然而，在量产制造中，体钨插塞填充依然依赖于化学气相沉积（CVD）工艺，以兼顾无空洞沟槽填充能力与实际的沉积吞吐量。钨沉积的化学反应机理通常依赖于使用还原剂（如硅烷 SiH4、乙硼烷 B2H6 或分子氢 H2）对六氟化钨（WF6）进行还原。在高温下可通过以下反应进行氢气还原：

WF6 + 3H2 → W + 6HF

在初始成核阶段，使用硅烷（SiH4）对TiN阻挡层表面进行预处理，可形成富含硅的活性位点，这能增加钨的成核密度并增强界面粘附强度。如果仅使用乙硼烷（B2H6）而未进行适当预处理，硼原子可能扩散穿过薄的阻挡层到达介电层界面，削弱化学键合力，使薄膜在后续抛光过程中易发生分层。此外，成核条件决定了所得钨薄膜的晶相；控制生长动力学可促进热力学稳定、低电阻率的 alpha-相钨，而非亚稳态、高电阻率的 beta-相钨。

完成沟槽填充后，必须通过W填充CMP工艺去除多余的金属和阻挡层薄膜。现代W CMP通过一种协同的化学软化与机械剪切表面机理运行。CMP抛光液含有化学氧化剂（如过氧化氢，H2O2）和分散在水性介质中的研磨颗粒。对于金属去除，化学抛光液会氧化金属表面，然后以类似于介质平坦化的方式对其进行机械抛光 [T1]。氧化剂与金属钨表面反应，形成一层薄薄的、机械强度减弱的氧化钨钝化层：

W + 3H2O2 → WO3 + 3H2O

在施加的下压力以及晶圆与抛光垫之间的相对运动下，抛光液中的研磨颗粒与表面凸起相互作用。实验结果表明，磨料颗粒与晶圆之间的接触力会影响材料去除率和表面粗糙度 [P1]。移动研磨颗粒施加的机械剪切应力选择性地剥离柔软的钝化层，暴露出新鲜的金属钨以进行进一步的化学氧化。由于接触沟槽内的凹陷区域比凸起的多余金属区域承受更低的接触应力，因此去除主要发生在高位点，从而驱动快速的全局平坦化。

多步W CMP工艺通常从体钨去除步骤过渡到第二步的衬垫抛光步骤，该步骤去除TiN阻挡层材料，并以高化学选择性停止在底层ILD氧化物上。先进的配方采用带电磨料纳米颗粒，以调节磨料颗粒与特定金属/氮化物表面之间的静电双层力，从而在不同图案密度间实现微米级的去除速率调整。CMP后的化学清洗可去除残留的氧化钨沉淀和抛光液颗粒，以防止抛光后缺陷产生。

下游影响与失效传播

栅极接触金属化和W CMP过程中的非理想性会直接传播到后续制造模块中，导致结构性和电学失效模式。如果钨沉积前驱物成核不完全，或者在腔体顶部附近发生沟槽夹断，则会在接触插塞内部形成内部缝隙或钥匙孔空洞。在后续的W CMP或BEOL介电刻蚀过程中，这些内部缝隙可能暴露于化学抛光液或刻蚀剂中，导致抛光液残留、局部金属腐蚀，或化学物渗入上层互连层。

钨薄膜与TiN阻挡层之间的界面粘附性不足（通常由硼偏析或硅烷预处理不足引起）会导致在CMP剪切力作用下发生薄膜分层。分层会导致全部或部分钨插塞拔出，从而在接触层级产生电学开路。划痕是抛光过程中最常产生的缺陷之一，如果发生严重磨损，会对器件良率和长期可靠性构成风险 [P3]。相反，过于激进的机械抛光或未优化的抛光液化学特性可能导致钨凹陷（金属低于介电平面）和介电侵蚀（密集阵列区域ILD氧化物过度减薄）。

凹陷和侵蚀破坏了全局表面平坦度，并将表面形貌传播到首个BEOL光刻步骤中。形貌变化会导致局部光刻散焦、线宽变化，以及在后续M1减法刻蚀或双大马士革图案化过程中残留金属毛刺，从而引起互连短路。此外，CMP后栅极接触高度的局部变化会改变寄生栅极电阻和栅极到接触的电容耦合，从而影响整个集成电路的阈值电压均匀性。

查看实际步骤

要了解这些化学、机械和沉积机理如何在实际的14nm FinFET制造流程中组织，请探索确切的工艺步骤执行细节：

• 在交互式流程中打开 CONTACT_CG 步骤 262

此交互式步骤详细展示了在主要MOL模块序列中，从接触沟槽刻蚀到阻挡层/填充沉积以及最终化学机械抛光的过渡过程。

相关学习路径

为了拓宽您对先进多栅极架构中相邻制造模块和集成原理的理解，请查阅以下技术指南：

• 14nm FinFET工艺流程：全面概述了前段工艺鳍片形成、RMG集成、MOL接触模块和BEOL金属化架构。
• 在交互式流程中打开 CONTACT_CG 步骤 262：14nm接触栅极流程中逐步工艺参数和结构传递的交互式详细视图。