伪栅：替换金属栅中的临时栅

假栅是栅后置替换金属栅流程中的临时图形化栅。它在周围结构形成时占据未来栅的位置，之后被移除，再在开口内形成最终栅叠层；它并非最终工作的电学栅 [P1]。

为什么先保留临时栅？

临时栅提供周围晶体管区域集成时的几何基准。所引替换栅综述描述：周围薄膜及平坦化完成后，牺牲多晶硅和原介质被移除，再加入新栅材料。这是一种有文献依据的顺序，并非普适材料选择 [P1]。

Process map · 流程地图

14nm流程地图流程概览

在公开14nm概览中定位GATE与RMG模块，识别伪栅形成与稍后移除之间的工序；具名伪栅Step正文尚未批准。

形成临时栅图形与后来清空开口是不同任务。移除步骤要为最终介质和电极腾出空间；仅看到开口不能证明最终栅的电学质量 [P1]。

替换栅综述也说明，最终栅叠层经历的热历史不同于较早形成的栅。相关优势取决于实际材料、界面和后续处理 [P1]。

当前 14nm FinFET 拓扑在 GATE 模块列出假栅 a-Si 沉积和图形化，在后面的 RMG 模块列出假栅移除，中间还有许多步骤。这些 Step 正文尚未获批，因此本文只链接 Flow 概览以展示顺序；所引来源支持替换机制 [P1]。

栅先置路线较早引入功能性栅叠层，顺序与此牺牲栅路线不同。假栅最终被移除，最终功函数金属则留在器件中。应用到其他 Flow 时需先核对其真实拓扑 [P1]。

[P1] 论文2006

Advanced high-k dielectric stacks with polySi and metal gates: Recent progress and current challenges

E. Gusev, V. Narayanan, M. Frank · IBM Journal of Research and Development

常见问题

伪栅是晶体管最终的栅极吗？

不是。本文所讨论的后栅式替换方案先用临时图形结构定位，随后移除它，再形成最终栅叠层。

为什么要移除伪栅？

移除后才有空间形成最终介电层与金属栅。临时材料必须被清除，同时保护周围结构；取舍取决于具体集成。

所链接Flow有完整的伪栅Step课程吗？

没有。14nm Flow概览可定位GATE与RMG模块，但具名伪栅Step正文尚未批准，因此本文只链接概览。