先进半导体制造中刻蚀停止层（ESL）的物理机制与工艺集成

引言

在现代半导体制造中，在深宽比特征结构中保持原子级尺寸控制是器件微缩最关键的要求之一。随着水平尺寸的缩小，干法刻蚀过程中的垂直深度控制极易受到工艺波动、衬底不均匀性和等离子体波动的影响。为了减轻这些偏差，工艺工程师会使用一种称为刻蚀停止层（Etch Stop Layer, ESL）的超薄牺牲层或永久薄膜。

ESL 被策略性地沉积在关键界面处，以高精度阻止正在进行的刻蚀前沿，保护下方敏感层免受化学侵蚀、物理溅射和过刻蚀的影响。在多层图案化叠层中，引入具备刻蚀停止能力的薄膜有助于实现精确的终点控制，从而降低过刻蚀风险 。ESL 不仅仅是一个物理终止边界，它还是各种结构中的集成赋能者，包括高k金属栅极 (HKMG) 叠层、动态随机存取存储器 (DRAM) 电容器以及非晶氧化物半导体薄膜晶体管 (TFT)。在二维材料异质结的研究中，石墨烯刻蚀停止层（GES）展示出一种自停止刻蚀过程，能够在不依赖精确时间或条件控制的情况下实现面外方向的原子级精度 [P1]。理解 ESL 的基本物理特性、化学选择性和工艺行为对于优化先进技术节点的良率和性能至关重要。

物理特性与机制

化学选择性与热力学

刻蚀选择性从根本上定义为一个刻蚀过程中不同材料的刻蚀速率之比 [T1]。在干法刻蚀过程中，活性等离子体自由基和离子与衬底发生化学反应，生成挥发性副产物并从腔体中排出。当刻蚀前沿遇到 ESL 时，所设计的等离子体化学配方应在热力学或动力学上对 ESL 材料表现出不反应特性。反应速率的这种急剧下降阻止了刻蚀前沿的垂直推进。

例如，在二氧化硅与氮化硅的配置中，富氟化学物质很容易挥发二氧化硅，但当遇到氮化硅 ESL 时，非挥发性物种的形成或高活化能势垒会显著减缓反应。在 DRAM 存储节点电容器制造中，沉积由氮化硅 (SiN) 或氮氧化硅 (SiON) 组成的底层 ESL，可提供针对二氧化硅模具层的极高刻蚀选择性，确保在不穿透底层焊盘或连接结构的情况下实现结构定义。

等离子体增强原子层沉积中的表面动力学

为了实现现代 ESL 所需的均匀、亚纳米级厚度分布，原子层沉积 (ALD) 和等离子体增强原子层沉积 (PEALD) 被广泛应用。PEALD 工艺利用自限制表面化学：有机金属前驱体化学吸附在活性表面位点上直至达到饱和，随后进行等离子体辅助的配体去除。

在等离子体活化步骤中，活性自由基（如氮、氧或氢自由基）降低了配体夺取反应的活化能，从而允许在极低的衬底温度下实现完全的前驱体转化和薄膜致密化。这种低温能力防止了底层金属叠层或敏感沟道材料的热退化，同时在复杂的三维结构上生成了高度一致的薄膜。

选择性 = 目标材料刻蚀速率 / ESL材料刻蚀速率

氧化物 TFT 中的能带隙与缺陷物理

在非晶铟镓锌氧化物 (a-IGZO) TFT 中，ESL 在源极和漏极金属刻蚀过程中保护氧化物半导体的精致背沟道免受等离子体损伤。如果没有 ESL，金属图案化过程中的等离子体暴露会在背沟道产生高密度的氧空位和亚带隙缺陷，这些缺陷作为施主态，会导致阈值电压漂移和器件滞后。

其他配置（如双层异质结结构）利用能带工程——将较宽带隙的氧化物层作为主沟道顶部的阻挡层——来形成量子阱结构，将载流子输运限制在远离损伤界面的区域，从而通过能带偏移实现类似 ESL 的保护作用。

工艺原理

为了优化 ESL 的性能，必须对多个工艺参数进行定向调整，以平衡物理密度、耐化学性和器件可靠性：

• 衬底温度：提高 ESL 沉积过程中的衬底温度通常会增加薄膜密度和共价键强度，从而定向降低 ESL 的湿法和干法化学刻蚀速率，增强整体选择性。然而，在后段工艺 (BEOL) 或高k金属栅极替换 (RMG) 集成中，沉积温度必须保持在较低水平，以防止不必要的元素扩散或机械应力失配。
• 等离子体功率与模式：在 PEALD 工艺中，提高 RF 等离子体功率会增加活性自由基的通量，促进配体的完全去除并最大限度地减少氢杂质的掺入，从而定向提高薄膜的物理稳健性。相反，过高的等离子体功率会增加离子轰击能量，导致敏感底层结构的物理溅射损伤。采用远程等离子体配置可以将自由基产生与直接离子轰击解耦，从而在深宽比结构中实现低损伤沉积。
• 前驱体与反应物脉冲时间：延长前驱体供给时间可定向改善 ESL 在复杂三维形貌上的阶梯覆盖率和一致性。如果脉冲时间太短，会导致表面饱和不充分，从而在深宽比沟槽底部产生 ESL 局部变薄，并导致刻蚀过早穿透。

挑战与失效模式

热预算与金属扩散

在 RMG DRAM 叠层等集成流程中，ESL 会经历后续的高温、长时间热预算。在此条件下，铝等快速扩散物种会穿透保护金属层或 ESL 本身，迁移到高k介电层中，导致功函数漂移和阈值电压不稳定性。例如，在 RMG 架构中，氮化钛 (TiN) ESL 必须保持热和化学稳定性，以防止氧和金属物种相互扩散，否则会降低栅极介电层的可靠性。

电荷俘获与阈值电压漂移

在薄膜晶体管应用中，半导体沟道与 ESL 或钝化氧化物之间的界面是电荷俘获的主要来源。在正偏或负偏栅极温度应力下，电子或空穴会注入这些界面陷阱或体缺陷中，导致长期运行过程中阈值电压发生漂移。这种退化在参数必须保持高度一致的复杂驱动电路中尤为关键。

纳米尺度特征的结构与机械失效

在制造 DRAM 存储节点电容器等深宽比结构时，底层支撑结构和 ESL 的机械强度承受着巨大的张力。不同层之间的机械应力失配会导致这些结构的弯曲、坍塌或断裂。

此外，光刻对准偏差会导致接触孔相对于底层存储节点电极发生位移，从而导致后续的刻蚀步骤出现中心偏移。如果 ESL 无法承受局部过刻蚀，或者电极的阶梯几何形状不规则，就会发生介电漏电和与时间相关的介电击穿 (TDDB) 失效。

失效模式	根本原因	电学/物理影响
刻蚀穿透	ESL 沉积非共形或化学选择性低	下层出现不必要的凹陷，导致短路
阈值电压漂移	背沟道等离子体损伤或界面电荷俘获	显示面板驱动电流退化及电路失效
介电击穿 (TDDB)	机械应力、错位或阶梯覆盖缺陷	高漏电流及电容器失效
功函数漂移	高热预算下元素金属穿透 ESL 扩散	参数漂移及晶体管阈值电压退化

技术节点演进

从平面器件向先进多维架构过渡期间，ESL 的集成经历了重大的范式转变。

28nm 平面节点

在 28nm 平面工艺节点，ESL 主要用作后段工艺金属化中的平面转换标记，特别是在铜双大马士革工艺流程中。通过等离子体增强化学气相沉积 (PECVD) 沉积氮化硅 (SiN) 或碳化硅 (SiC) 等材料，作为铜扩散阻挡层和沟槽图案化的刻蚀停止边界。

14nm FinFET 节点

随着 14nm FinFET 架构的引入，平面沉积技术已无法满足对一致性的要求。器件转而使用 ALD 沉积的氮化硅 (SiN) 和碳氮化硅 (SiCN) 薄膜，以均匀覆盖高深宽比的鳍片结构，保护源/漏极结并防止自对准接触 (SAC) 刻蚀过程中的接触金属侵蚀。

7nm 节点及以后

在 7nm 节点直至 3nm 以下的栅极全环绕 (GAA) 纳米片结构中，为间隔物和 ESL 模块预留的物理空间大幅缩小。因此，业界转向了先进的低温 PEALD 化学工艺，使用碳氮化硼 (BCN) 等前驱体以及二氧化铪 (HfO2) 和氧化铝 (Al2O3) 等高密度金属氧化物，以在保持低介电常数以降低寄生电容的同时，实现化学选择性的最大化。

相关工艺

ESL 的优化与几个关键的前段和后段单元工艺深度耦合：

• 干法刻蚀：干法刻蚀工艺的化学性质直接决定了其对 ESL 的选择性比率。将复杂的含氟碳等离子体 (CxFy) 与氧或氩等添加气体仔细平衡，使其在 ESL 表面聚合，从而在减缓物理溅射的同时选择性地挥发目标介电氧化物。
• 原子层沉积 (ALD)：由于其受表面控制、逐层生长的力学特性，ALD 是先进 ESL 的主要沉积技术，能够实现对极端深宽比阶梯覆盖的精确控制。
• 化学机械平坦化 (CMP)：在许多集成流程中，化学机械平坦化被用于将上层介电层平坦化至 ESL 表面，该表面作为抛光停止层，确保晶圆上地形的一致性。

未来展望

随着逻辑器件从 FinFET 向 GAA 纳米片过渡，以及存储单元在 3D-NAND 和 DRAM 架构中不断垂直堆叠更多层，对 ESL 的要求将呈指数级增长。由于物理厚度、介电常数和耐刻蚀性之间的严格权衡，标准的二元氮化物正在达到其物理极限。

新兴研究致力于实施区域选择性原子层沉积 (AS-ALD)，使 ESL 仅在金属或介电表面上生长，从而完全绕过传统的光刻对准误差。此外，多组分分子层薄膜和掺杂碳氮化物变体正在积极开发中，旨在为下一代逻辑和存储模块提供稳健、原子级精确的保护边界。