高深宽比(HAR)工艺处理深度或高度远大于横向宽度的结构。刻蚀环节须控制深结构的轮廓与侧壁,沉积和填充环节则须处理物质传输与表面反应。硅通孔是三维集成中的一个例子:其制造包含深孔刻蚀、介质与阻挡层沉积、铜填充以及后续平坦化 [P3]。刻蚀轮廓与填充完整性是不同问题,须针对当前材料堆栈分别评估。
深沟槽的四段一生
以 40nm 图像传感器的深沟槽隔离为例,一条深沟槽的产线一生浓缩为四段:开窗、刻蚀、填充、磨平——正好对应 HAR 两大支柱的接力。
- 硬掩膜开窗:氧化物硬掩膜先被各向异性刻蚀开窗,定义沟槽位置。
- 深硅刻蚀:反应离子刻蚀把沟槽垂直刻进硅衬底——深度数倍于宽度,侧壁保持直立。
- 间隙填充:衬层与填充介质沉积进深沟槽,以填满窄缝为目标;覆盖和空洞仍须分别检查。
- 平坦化收尾:CMP 磨掉表面过剩材料,露出与衬底齐平的隔离结构。
免费 40nm 流程的真实截面——正是本文学习路线指向的步骤。
Process checkpoint · 工艺坐标
理解 Oxide Hard Mask Etch 的工艺作用
第一段·硬掩膜开窗:定义深沟槽的位置。
与「高深宽比工艺:刻得深,还要填得满」相关的流程位置:40nm BSI CMOS Image Sensor · F_DTI · Step 15
- 1. Oxide Hard Mask Etch
- 2. Silicon Full Trench Etch (Anisotropic)
- 3. SiN Fill
- 4. CMP Removal of Excees Nitride
物理与机制
克努森扩散:深处的传输税
高深宽比沟槽内部,气体分子平均自由程往往超过特征横向尺寸——分子撞侧壁远多于撞彼此,传输由克努森扩散主导。反应物向底部的输运受分子电导限制,反应物消耗可能使底部条件不同于入口。分析时应同时考虑输运、表面消耗与副产物排出;深宽比标签或单一动力学区间,都不能保证均匀结果。
黏附系数:一撞就停还是多次反弹
黏附系数表示入射物种在表面吸附或反应的比例。在教科书的沉积模型中,较低的数值允许更多再发射,使物种继续输运到凹陷结构内部;以氧化物 CVD 为例,TEOS 基工艺的黏附系数通常低于硅烷基工艺 [T1]。在合适的输运与反应条件下,这有利于侧壁和底部覆盖,但单靠黏附系数不能保证无空洞填充。
离子方向性:IADF 与钝化
各向异性深刻蚀靠等离子体鞘层电场把正离子垂直加速向表面;离子角度分布函数(IADF)越窄越垂直。鞘层内碰撞展宽 IADF,斜入射离子打上侧壁、损失能量并造成侧向底切。部分深硅工艺交替进行刻蚀与聚合物钝化,例如 Bosch 工艺;其他化学体系采用不同的侧壁保护机制。应追问底部定向去除与侧壁保护如何同时维持,而不是把某一种序列视为所有深结构的通用流程。
工艺原理
沉积端
- 反应腔压力:压力影响气体密度、输运及反应条件。覆盖的变化须结合化学体系、温度与结构几何评价,不能把升压或降压视为通用改进方向。
- 前驱体化学:反应物组成改变气相与表面反应。覆盖、组成与沉积速率须一起评价,变化方向不是普遍单调的。
- 衬底温度:温度影响吸附、反应、脱附及材料演变。较快的局部生长可能在入口附近消耗反应物,其他变化则可能改善覆盖;最终轮廓取决于化学体系与结构。
刻蚀端
- RF 偏置功率:鞘层电位影响离子能量与底部表面作用,可能帮助去除钝化层;轮廓、选择性与损伤仍取决于完整的等离子体和表面条件,不能仅凭偏置升高断言方向性改善。
- ICP 压力:电感耦合等离子体反应器中的压力影响碰撞与物种输运。轮廓和刻蚀速率需要一起评价,不能仅由压力推断。
- 钝化与刻蚀:侧壁保护须与底部去除相容。两者平衡取决于化学体系、表面及离子条件,单凭气体配比不能证明保护有效或刻蚀成功。
挑战与失效模式
- 空洞与夹止:入口附近的生长可能在内部填满前封住开口。覆盖、轮廓和封口须分别评价;埋入空洞可能影响后续工序。
- 深宽比相关刻蚀(ARDE/RIE 滞后):狭窄而深的结构中,反应物补充和副产物排出可能更加困难;它们与表面及离子效应共同影响刻蚀速率或轮廓。窄结构刻蚀较慢是一种可能结果,不能仅据此认定具体机制。
- 微沟槽与轮廓畸变:反射离子可能使底部边缘的去除集中,掩膜演变也可能改变最终轮廓。两者的重要性取决于结构及工艺条件。
- 电荷效应:电子与离子到达情况不均衡,可能在结构内部形成局部电场,改变离子轨迹,影响轮廓或刻蚀能否继续。
从原理到产线流程
上面的四段一生在产线上是相邻的真实步骤。40nm BSI CMOS Image Sensor 流程的深沟槽隔离模块:氧化物硬掩膜刻蚀开窗之后,各向异性硅深沟槽刻蚀把沟槽垂直刻入衬底,氮化物填充与 CMP 磨平收尾。从 40nm 流程概览可以带着真实截面走完这条链——公开概览提供步骤目录与截面,具体教学内容按页面标示的访问范围阅读。
技术节点演进
| 流程背景 | 应追问的 HAR 问题 |
|---|---|
| 28nm 平面 | 隔离填充与接触孔刻蚀分别如何满足轮廓及缺陷要求? |
| 14nm FinFET | 鳍隔离与替代栅腔如何改变表面可达性及过早封口风险? |
| 7nm | 具体材料与尺寸如何影响覆盖、损伤及集成余量? |
这些流程背景用于组织学习,不表示一个节点只对应一种沉积或刻蚀方法。原子层沉积(ALD)、流动性沉积、选择性生长及其他集成方法分别处理不同的覆盖或填充任务。共形覆盖本身也不保证无空洞填充。
未来展望
未来三维集成可能进一步增加反应物输运、副产物排出与侧壁控制的难度。新的沉积与刻蚀方法仍须结合具体材料堆栈、缺陷模式、环境影响及下游集成评价;工艺名称或更小尺寸不能证明无空洞填充、完整侧壁保护或电学可靠性。
参考来源
Study of the protrusion of through-silicon vias in dual annealing-CMP processes for 3D integration
Tianjian Liu, Shizhao Wang, Fang Dong, Yang Xi, Yunpeng Zhang, Tao He et al. · Microsystems & Nanoengineering
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379