半导体制造中的碳化硅 (SiC)：物理特性、工艺原理与工程挑战

简介

碳化硅（SiC）是一种由硅和碳组成的化合物半导体材料，已成为现代电力电子学的基石。在半导体制造业领域，传统的硅材料在极端工作条件下已接近其物理极限。在电动汽车和电网基础设施等应用中，对更高效率、更高功率密度和更高工作温度的需求，加速了宽禁带（WBG）材料的应用。SiC 展现出一系列优于标准硅的物理特性，包括高击穿电场、卓越的导热性以及出色的化学稳定性。利用这些内在的材料优势，器件可以在不发生热失控的情况下，在更高的电压和开关频率下工作。从硅基平面技术到 SiC 基架构的这一技术转型正在重新定义电力分配，但这需要对 SiC 固体物理和制造工艺有深刻的理解。虽然标准数字逻辑已通过 7nm栅极堆叠 集成等路径演进至 10nm 以下的领域，但功率器件优先考虑高压耐受性，从而推动了 SiC 独特的缩放轨迹。

物理与机制

碳化硅（SiC）的基础优势源于其晶体结构和固体能带理论。SiC 表现出极度的同质多型性，这意味着它可以结晶成许多不同的晶体结构（即多型体），这些多型体在二维上具有相同的原子层，但在第三维的堆垛顺序上有所不同。目前已经发现超过250种碳化硅晶型，其中3C-SiC、4H-SiC和6H-SiC是应用最广泛的类型 [P1]。像SiC这样的宽禁带材料，尤其是以最成熟的4H-SiC多型体为代表，使得晶体管能够在高环境温度下运行 [P3]。六方相（主要是 4H-SiC 和 6H-SiC）在高温下热力学稳定，而立方相（称为 3C-SiC 或 beta-SiC）在相对较低的加工温度下稳定。这些不同的原子排列直接决定了材料的电子和光学特性。

从量子力学角度来看，晶格的周期性势场控制着电子的运动，从而产生能带和带隙，而不是离散的、局域化的原子能级。布洛赫定理（Bloch's theorem）描述了这些周期性介质中的电子波函数，使研究人员能够将载流子状态映射到倒易空间并定义布里渊区。SiC 是一种间接带隙半导体，其导带最小值和价带最大值出现在倒易空间的不同点。至关重要的是，强共价 Si-C 键导致了显著更宽的带隙——约为硅的三倍——这使得室温下的本征载流子浓度降至可忽略不计的水平。这抑制了漏电流，并防止了高温下的过早热失控。

SiC 的导电性可以通过引入施主和受主杂质在多个数量级上进行调制。在本征 SiC 中，自由载流子完全通过跨越宽带隙的热激发产生，这一过程极大地依赖于温度。通过引入掺杂原子，可以在接近导带或价带处形成新的局域能级，从而使载流子能够以远低于带隙本身的激活能进行电离。这些载流子的分布及电子状态的相应占据情况遵循费米-狄拉克统计（Fermi-Dirac statistics）。此外，SiC 强健的原子键合带来了极高的临界击穿电场强度，使器件能够在薄漂移层上支撑极高的反向偏置电压。同时，高导热性有助于高效散热，从而实现高功率密度运行。载流子传输的特点是高电子饱和速度，从而在高频状态下实现更快的开关速度并降低开关损耗。

工艺原理

制造高质量碳化硅（SiC）器件需要从衬底生长到界面钝化的多个物理和化学过程的精确控制。化学气相沉积（CVD）是生长取向 SiC 层的主要方法。在典型的 CVD 腔室中，诸如三氯硅烷之类的先驱体充当硅源，而含有双键或三键碳-碳键的烃类充当碳源。碳硅比和沉积温度是关键的工艺参数；提高温度并调节气相成分有助于特定且高度取向的晶粒（如立方 {111} 取向）的成核，同时抑制其他多型体并最大限度地减少缺陷密度。

衬底准备需要先进的化学机械平坦化（CMP）技术以实现亚纳米级的表面粗糙度。由于 SiC 具有极高的机械硬度和化学惰性，传统的机械研磨会诱发深层的亚表面损伤。CMP 工艺通过平衡化学反应软化和机械剪切去除来解决这一问题。浆料中的活性化学成分与 SiC 表面反应，形成一层柔软的水合钝化层或氧化层。随后，抛光垫和磨料颗粒在受控的下压力和旋转速度下，机械地去除这层软化层。化学反应速率与机械去除速率之比决定了表面的均匀性和质量；二者不匹配可能导致残留机械划痕或材料去除率下降。

热氧化和界面工程对于制造 SiC 金属氧化物半导体场效应晶体管（MOSFET）至关重要。在富氧环境中进行高温热氧化，用于在 SiC 衬底上生长二氧化硅（SiO2）栅极电介质层。在此过程中，硅与氧反应形成 SiO2，而碳则作为气态的一氧化碳（CO）或二氧化碳（CO2）被释放。然而，不完全的碳去除往往会在界面处留下残留的碳簇和悬挂键，从而产生高界面陷阱密度。为了钝化这些缺陷，在含氮气氛（如一氧化氮（NO）、一氧化二氮（N2O）或分子氮（N2））中进行氧化后退火（POA）。引入的氮原子扩散到界面并形成强的 Si-N 共价键，从而钝化悬挂键，降低界面陷阱密度，并恢复沟道电子迁移率。

挑战与失效模式

尽管碳化硅（SiC）具有优异的物理性能，但其加工过程仍面临独特的挑战和退化机制。一个主要的挑战是体晶体生长和外延沉积过程中的缺陷控制。诸如螺位错、基平面位错、堆垛层错和多型体夹杂等晶体缺陷，可能会从衬底穿过外延层传播。在高电场下，这些缺陷结构表现为局部高场集中区域，导致过早的雪崩击穿，并降低功率器件的反向偏置阻断可靠性。

另一个关键的失效模式存在于电介质界面。SiC与SiO2界面处的界面陷阱和近氧化物陷阱密度比Si与SiO2界面高出近两到三个数量级 [P2]。在器件工作期间，这些态会俘获导电电子，导致沟道迁移率大幅下降，并随着时间的推移增加阈值电压漂移。此外，如果氧化后退火工艺不均匀或氮浓度不足，栅极电介质可能会在高栅极偏置下经历增加的栅极漏电流和早期电介质击穿。

在化学机械平坦化（CMP）过程中，参数平衡不当可能会引入表面和亚表面损伤。如果下压力过大，或者磨料颗粒相对于化学软化速率而言过硬，则会在晶圆表面引入深层的微划痕和残留机械应力。这些缺陷在随后的外延生长过程中成为堆垛层错的成核点，最终降低器件的良率和可靠性。

技术节点演进

虽然硅基逻辑通过重大的架构转型进行了缩放——例如从 28nm 平面工艺中的平面晶体管转向 14nm FinFET 工艺中的三维结构——但 SiC 技术走的是一条不同的演进道路，专注于功率密度、电压处理能力和衬底尺寸缩放。SiC 器件的初期商业化受到制造成本高和衬底质量差的阻碍，将早期器件限制在小众应用中。早期生产仅限于小直径晶圆，且这些晶圆存在微管和位错等高缺陷密度问题。随着时间的推移，业界转向了 150mm 和 200mm 晶圆等更大的标准直径，并利用单片 CMP 工艺显著提高了平坦表面质量和良率的一致性。

与衬底缩放并行，器件架构已从基本的平面肖特基势垒二极管和平面 MOSFET 演进为先进的沟槽栅架构。沟槽 MOSFET 通过利用垂直侧壁沟道，克服了平面器件的高沟道电阻，这些沟道与自然具有更高载流子迁移率的晶体取向对齐。为了将器件缩放至纳米级并绕过体 SiC 的限制，研究已扩展到一维（1D）纳米结构。通过溶液处理方法制备的单根 SiC 纳米线正在被探索作为晶体管沟道层。这些 1D 纳米线结构利用量子限制效应，展现出比其体材料对应物更高的载流子迁移率、最小化的短沟道效应，且不存在悬挂键，标志着纳米级宽禁带电子学的新前沿。

相关工艺

碳化硅（SiC）器件集成依赖于几个相邻的半导体加工步骤。由于 SiC 具有卓越的化学惰性，传统的湿法化学刻蚀对于图案化无效。因此，需要使用氟基或氯基等离子体化学的高密度干法刻蚀来刻蚀沟槽和接触孔，这在很大程度上依赖于物理溅射来打断强的 Si-C 共价键。

掺杂也带来了独特的集成挑战。杂质在 SiC 中极低的固溶扩散系数使得硅制造中常见的某些高温热扩散工艺无法使用。相反，必须通过高能离子注入来引入活性掺杂剂。由于在室温下注入离子会使 SiC 晶格非晶化，因此注入通常在高温下进行，以促进动态退火。注入后，需要进行极高温度下的快速热退火工艺，以在结构上重建受损的晶格并使注入的掺杂剂电激活。

未来展望

碳化硅（SiC）技术的未来将由向更大晶圆直径和替代多型体的过渡所塑造。加速向 200mm 晶圆的过渡将显著降低单片芯片成本，使 SiC 在与硅功率器件的竞争中极具优势。同时，研究重点日益集中在立方碳化硅（3C-SiC）上，它带隙较小，但在兼容衬底上成功生长时，可提供显著更高的电子迁移率和更低的缺陷密度。克服 3C-SiC 中的晶体缺陷（如堆垛层错和孪晶界）将解锁具有更低导通电阻的下一代器件。最后，溶液处理的 SiC 纳米线和其他低维纳米结构的集成，将实现灵活、抗辐射和超高效的微电子技术，将宽禁带材料的优势扩展到纳米级计算和极端环境传感领域。