垂直互连通路（Via）：物理原理、集成逻辑与先进节点演进

通孔是在不同金属布线层之间建立垂直电连接的结构。它不同于把器件端子接到第一层布线的接触插塞 [T1]。通孔要在下方预期导体上准确落点，并在介质开口中形成可靠界面和连续导体。堆叠芯片所用的硅通孔属于不同尺度和集成序列，不能与普通金属层间通孔混为一谈。

通孔在流程中的作用位置

免费 40nm 流程总览含有真实的第一层通孔序列。先看负责定义开口的 VIA 1 - Photo，再看在该位置移除介质的 ILD 1-2 Oxide Etch。下方截面展示的是更早的接触插塞开口、衬层和填充工位，用来比较共通的集成约束，并非 Via 1 的图像。

物理与机制

在图形化开口之前，介质隔开相邻布线。开口露出下方导体后，导电填充必须在该处形成低阻界面，同时继续与相邻导线绝缘。对准偏差会减小与下方金属的重叠；刻蚀不足会留下绝缘残留；衬层不连续或填充空洞会增加电阻并降低可靠性。衬层和填充的具体方法取决于布线方案，不能只凭截面认定材料或沉积技术。

工艺原则

• 区分接触与通孔：接触连接器件和布线；通孔连接不同布线层 [T1]。
• 核对落点：开口须抵达预期导体，同时避免损伤邻近结构。
• 保护界面：残留、覆盖不足和空洞可能形成高阻或失效位置。
• 检查整条序列：光刻、介质刻蚀、清洗、衬层、填充和平坦化需要协同；不同流程不一定使用相同材料。

挑战与失效模式

对准误差会减少接触面积；刻蚀残留或开口不完整会妨碍导电；阻挡层缺口或填充空洞则可能影响可靠性，具体取决于金属体系。这些是可能的失效机制，不能据此断言图示流程已经出现这些问题。

从原理到生产流程

沿 40nm 流程查看真正的 Via 1 图形化与介质刻蚀，再与下方较早的接触截面对照。更完整的第一层通孔序列见 Via One；不同互连架构见铜双镶嵌。学习路线指向具名的 Via 1 步骤，而不是接触示例。

节点演进

布线密度增加后，更小的落点与界面使对准、电阻和填充缺陷的容差收紧。三维堆叠增加贯穿衬底的连接，但应与普通金属层间通孔分开分析。

相关工艺

接触形成提供器件接触的对照。扩散阻挡层与 CMP解释相邻功能，不指定此通孔的材料堆叠。

展望

每一层布线的核心问题仍是：通孔能否以可接受的电阻和可靠性连接预期导体。几何、界面与填充应一起核验。