NMOS 晶体管是一种由栅控制的器件：电子可沿 p 型体区中的沟道，在 n 型源区与漏区之间传导。这里必须区分两件事：制造过程建立体区、栅和端子结构；器件工作时，合适的栅偏置才会在表面形成电子反型沟道。反型层不是制造步骤；在 n 阱 CMOS 方案中，n 阱通常服务相邻的 p 沟道器件，不能把它当作 NMOS 体区的定义 [T1]。
导通之前器件由什么构成
栅与栅介质位于 p 型体区上方，n 型源漏区分列栅控区域两侧。当栅偏置尚不足够时，表面不具备同样的电子导电通路；合适的栅偏置改变表面电势，使电子可以连通两端。阈值电压同时受体区、栅叠层与沟道静电性质影响，不由单一注入决定 [T1]。体区可以来自 p 型衬底，也可以来自专门的 p 阱，取决于 CMOS 集成方式。
Process checkpoint · 工艺坐标
理解 P-Well Ion Implantation 的工艺作用
在 NMOS 沟道调整之前找到周边区 p 阱体区。
与「NMOS晶体管形成：物理原理、工艺基础与先进节点集成」相关的流程位置：40nm BSI CMOS Image Sensor · WELL · Step 60
- 1. P-Well IIP
- 2. NMOS VT Adjust IIP
- 3. PolySi - Etch
- 4. NMOS LDD IIP
- 5. NMOS S/D, FD IIP
- 6. Dopants Activation
制造过程分别加入什么
本站 40nm BSI CMOS Image Sensor Flow 给出一个平面器件实例，不是普适 NMOS 配方。周边区的 P-Well IIP 帮助建立 p 型体区；NMOS VT Adjust IIP 表示沟道静电性质的调整；PolySi - Etch 定义栅形状；NMOS LDD IIP 形成靠近栅的延伸区；NMOS S/D, FD IIP 在这个混合 NMOS 与图像传感器模块中形成较深的 n 型端子区域；Dopants Activation 处理已经引入的掺杂剂。这里的 FD 还涉及传感器浮动扩散区，不能把它理解为每个 NMOS 晶体管都具有的通用部件。每个具名 Step 的职责不同；这条教学路线省略了现役 Flow 中若干中间步骤。
为什么顺序会改变电学行为
沟道调整与栅叠层影响导通行为。延伸区及较深的源漏区会改变电流路径和漏侧电场；判断器件时，应把它们的几何形状和掺杂分布与沟道行为一起考虑，而不能只看各步骤名称 [T1]。
注入后的热处理可修复晶格损伤，并使更多掺杂剂在电学上发挥作用；它也可能改变掺杂分布。因此，需分别检查成品器件的电学激活与结区形状 [T2]。
沿学习路线继续
在链接的 Flow 中，先找阈值调整前的 p 阱，再辨认图形化栅、延伸区与较深端子步骤，最后对照激活对原有剖面的影响。Blog 正文公开，Step 解释按账户权限开放。相关背景可继续看阈值电压、离子注入和源极与漏极。
参考来源
Modern Semiconductor Devices for Integrated Circuits - MOS Transistor
Chenming Hu
Modern Semiconductor Devices for Integrated Circuits · Ch6 MOS Transistor
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379