阈值电压（Vth）：晶体管靠什么设定开启门槛

阈值电压（Vth）是让 MOS 晶体管开启的栅极电压——约定上指简单 MOS 模型中强反型的起点，或按明确电学判据提取的值。它不是硬边界：低于提取阈值时亚阈值电流依然存在。Vth 决定 CMOS 设计的核心取舍——设得太高，驱动电流缩小、开关速度劣化；设得太低，亚阈值漏电激增、静态功耗与发热失控。产线在数十亿颗晶体管上命中 Vth 目标靠三根杠杆：沟道掺杂（阈值调整注入）、栅堆叠电容与材料、以及栅金属功函数。

阈值调整注入在流程中的位置

最直接的杠杆在产线上是一对配套步骤：光刻在需要调整的晶体管上方开窗，离子注入以受控的剂量与深度把杂质放到硅表面附近，随后湿法去除注入屏蔽氧化层再交给下一模块。额外的表面掺杂改变栅极在沟道反型前必须耗尽的电荷量——在不触碰器件其他部分的前提下平移 Vth。

1. 定义区域：光刻选择哪些晶体管接收调整剂量——同一晶圆上区分不同器件档位。
2. 注入剂量：离子注入设定表面附近的掺杂浓度，直接平移阈值。
3. 去屏蔽氧化层：选择性湿法刻蚀清掉注入氧化层，把干净表面交给后续栅模块。

物理与机制

栅介质是自由载流子极少的绝缘体，外加栅压通过电场作用于半导体、诱导能带弯曲。平带条件——表面电场为零、能带平直——是一切偏置分析的参考态。

达到阈值意味着栅压已经克服栅与半导体衬底间的功函数差、补偿了界面俘获的固定电荷，并把表面势弯曲到足以反转表面导电类型。强反型的约定条件是表面少子浓度等于体内多子浓度。此时的总栅压分配在氧化层压降与半导体耗尽区弯曲之间；氧化层电容与介质厚度成反比，控制这层厚度对命中 Vth 至关重要 [T1]。引入施主或受主杂质会移动禁带内的体费米能级、改变平衡载流子浓度，从而改变实现反型所需的栅压——这就是上面注入杠杆背后的物理。

工艺原理

制造端用三根集成杠杆控制 Vth，每根都有副作用：

• 沟道掺杂：专门的阈值电压注入步骤经离子注入优化剂量与能量，把表面附近掺杂浓度调到目标——直接改变耗尽电荷与表面势。代价是杂质散射随掺杂加重而恶化迁移率。
• 栅堆叠工程：高介电常数金属栅极介质在不把绝缘层物理减薄到极限的前提下提高等效氧化层电容。微缩减薄氧化层会放大栅隧穿漏电，高 k 材料保持物理厚度（阻挡隧穿）的同时提高电容耦合与栅控。
• 功函数金属：HKMG 集成不再靠越掺越重，而是选择具有特定功函数的栅金属合金来设定 Vth 目标——先进节点的标准做法。

挑战与失效模式

• 短沟道静电：阈值滚降是在明确偏置下比较沟道长度；DIBL 则是在同一器件上改变漏偏置、观察源端势垒被拉低——它降低提取的 n 沟道阈值并增大亚阈值电流。两者相关但比较对象不同；侧墙介质、几何与结分布相互作用，低 k 侧墙不是 DIBL 的通用解 [T2]。比较轴的进一步拆解见 SCE 与 DIBL 对比。
• 体效应：衬底-源极偏置叠加耗尽电荷、平移反型阈值；低衬底掺杂与薄氧化层可将漂移压到最小。
• 偏置温度不稳定（BTI）：介质内部或界面的缺陷生成与电荷捕获让 Vth 随时间漂移、电路时序退化——可靠性同样是 Vth 问题。

从原理到产线流程

40nm BSI CMOS Image Sensor 流程里，NMOS 阈值调整对正是上面的序列：阈值调整光刻选择器件、配套离子注入交付调整剂量、湿法去掉注入屏蔽氧化层后交给栅氧化。从 40nm 流程概览可以带着真实截面走这些步骤——免费课程流程，步骤名称、截面状态与解释全部公开可见。

技术节点演进

28nm 平面节点，平面 MOSFET 苦战短沟道效应，多晶硅栅耗尽又添串联电容、移位有效功函数。业界以 14nm FinFET 的 3D 结构作答：栅极包裹薄硅鳍三侧，静电控制大幅增强，在缩短的栅长下维持 Vth 严格受控。HKMG 同步成为标准，Vth 目标改由功函数金属选择设定而非重掺杂调制。到全环绕栅极（GAA）纳米片，阈值控制完全交给被功函数金属堆叠包裹的无掺杂/低掺杂沟道——低变异与优异亚阈值摆幅。

相关工艺

Vth 工程依赖相邻模块：超薄栅介质由原子层沉积提供原子级厚度均匀性，直接决定氧化层电容；沟道注入之后，快速热处理与尖峰退火（见快速热退火）把掺杂剂激活到替位位置、把扩散压到最小，让设计好的掺杂剖面——也就是设计好的阈值——在后续每个热预算下保持稳定。