FinFET鳍片：物理原理、图案化机制及先进节点演进

引言

鳍式场效应晶体管（FinFET）的鳍片是定义非平面晶体管架构的核心结构单元，该架构从 22 nm 节点起推动了半导体工艺的持续微缩。本质上，鳍片是从衬底表面向上延伸的窄条状单晶硅，用作晶体管的有源区体。栅极电极包裹住该鳍片裸露的侧壁（在三栅极变体中也包含顶部表面），从而实现从多个方向同时对沟道进行静电控制。

从平面结构向 3D 鳍片结构的转变解除了半导体微缩中的主要瓶颈。在传统的平面 MOSFET 中，栅极仅从一侧（顶表面）控制沟道。当沟道长度缩至短沟道极限以下时，漏极电场会向源极深度穿透，即使在栅极关断状态下也会降低电势垒。这种现象被称为短沟道效应（SCE），会导致无法控制的亚阈值泄漏电流，削弱器件的开关效率。鳍片架构的解决方案是使硅体足够窄，使得任何导电路径都紧邻栅电极。最差的泄漏路径沿鳍片中心延伸，如果鳍片足够薄，两侧壁上的栅极便能有效抑制沿该中心路径的电流流动。

硅鳍片图案化定义了这些鳍片的物理几何形状——包括宽度、高度、间距、侧壁角度和表面粗糙度。它是先进 CMOS 制造中最关键且难度极高的工艺模块之一。鳍片的尺寸直接决定晶体管性能指标：鳍片宽度决定静电完整性和抗短沟道能力，鳍片高度设定每个芯片投影面积上的有效沟道宽度（进而决定驱动电流），鳍片间距则决定集成密度。理解 FinFET 鳍片需要涵盖器件静电学、表面化学、等离子体刻蚀动力学以及 3D 计量学等多学科知识。

物理与机制

多栅极架构的静电控制

FinFET 鳍片的基本器件物理根植于多栅极静电学。在平面 MOSFET 中，求解沟道区的泊松方程表明，漏极偏压会产生一个向源极穿透的横向电场，引发漏致势垒降低（DIBL）并增加亚阈值泄漏。亚阈值电流对栅极电压呈指数依赖关系：

$$I_{ds} \propto \exp\left(\frac{q V_{gs}}{\eta k T}\right)$$

其中，$\eta$ 为亚阈值斜率因子，$k$ 为玻尔兹曼常数，$T$ 为绝对温度，$q$ 为基本电荷。在传统的单栅极平面器件中，由于栅极氧化层电容与耗尽层电容之间的分压效应，$\eta$ 显著大于 1。因此，亚阈值摆幅偏离理想热力学极限，无法实现极为陡峭的开关切换。

在 FinFET 中，超薄硅鳍片处于完全耗尽状态，使得两侧壁上的栅极能够协同调节沟道电势。采用薄硅体有助于缓解穿通效应，从而使沟道能够保持轻掺杂状态并保留载流子迁移率 [T2]。这样避免了不必要的重沟道掺杂，减少了电离杂质散射。三栅极 FinFET 的有效沟道宽度 $W$ 近似为 $2 \times H_{fin} + W_{fin}$，这意味着在不增加平面版图面积的前提下，更高的鳍片能够提供更高的驱动电流。

垂直侧壁上的沟道形成

与电流沿水平表面流动的平面 MOSFET 不同，FinFET 中的主要导电沟道形成于鳍片的垂直侧壁上。电流平行于晶圆表面流动，但反型层根据衬底取向和光刻旋转角度建立在（110）或（100）等晶面上。晶向决定了载流子传输特性：空穴在（110）晶面上通常具有更高的场效应迁移率，而电子在（100）晶面上达到迁移率峰值。

反型层电荷密度 $Q_{inv}$ 和表面迁移率 $\mu_{ns}$ 决定了驱动电流：

$$I_{ds} = \frac{W}{L} Q_{inv} \mu_{ns} V_{ds}$$

反型层中的有效垂直电场 $E_{avg}$ 会影响表面粗糙度散射，这依然是激进微缩鳍片中驱动电流的主要物理限制之一。

功函数与阈值电压控制

在轻掺杂或本征沟道的 FinFET 中，阈值电压（$V_{th}$）主要由栅极功函数决定，而非沟道掺杂浓度。这是与平面 CMOS 集成的根本性转变。在后栅极（RMG）工艺中，集成了双功函数金属栅极叠层——例如用于 nFET 的氮化钛（TiN）配方和用于 pFET 的钽基化合物——以建立对称的阈值电压。有关阈值电压物理的详细讨论，请参阅《理解半导体器件物理与工艺集成中的阈值电压 (Vth)》。

工艺原理

鳍片图案化方法

鳍片可以在绝缘体上硅（SOI）衬底或体硅衬底上制造。在 SOI 衬底上，鳍片刻蚀终止于埋氧（BOX）层，使鳍片高度严格等于初始顶层硅膜厚度。在体硅衬底上，鳍片被深刻入体硅晶圆中，随后填充浅沟槽隔离（STI）氧化物并进行平坦化，再通过受控的 STI 回刻蚀暴露有源鳍片侧壁。SOI 在晶圆范围内提供固有的高度均匀性，而体硅则需要对深硅刻蚀深度和氧化物回刻化学成分实施严格控制。

在先进节点，单次曝光直接光刻已无法解析所需的紧密鳍片间距。半导体工业转向采用自对准双重图案化（SADP）和自对准四重图案化（SAQP）技术。在 SADP 中，首先以宽松间距图案化牺牲芯轴，沉积保形间隔层材料并进行各向异性回刻，随后选择性去除芯轴。留下的间隔层作为硬掩模来刻蚀下方的硅。这把关键尺寸（CD）控制的瓶颈从光学光刻极限转移到了薄膜沉积与各向异性刻蚀精度上。有关进阶集成原理，请参阅《先进半导体光刻中自对准双重图案化（SADP）的基本原理》和《芯轴间隔层图案化基础：原理、集成与先进节点微缩》。

参数交互方向

多个结构参数相互作用，共同决定鳍片质量与晶体管性能：

• 鳍片宽度 ($W_{fin}$)：由间隔层硬掩模宽度和硅刻蚀偏差决定。更窄的鳍片可增强静电控制和抗短沟道能力，但会增加源/漏扩展区电阻，并使图案化过程更为脆弱。
• 鳍片高度 ($H_{fin}$)：由 SOI 硅层厚度或体硅氧化物回刻深度决定。更高的鳍片扩大了单位版图面积上的有效沟道宽度，提升了驱动电流，但更高的纵横比对等离子体刻蚀各向异性和机械稳定性提出了极大挑战。
• 侧壁角度 (SWA)：非垂直或带有锥度的侧壁会导致沿鳍片高度方向的宽度不均匀，从而在沟道顶部和底部之间产生静电控制差异。
• 侧壁粗糙度：刻蚀引发的原子级线边缘粗糙度会增加表面粗糙度散射，直接降低沟道载流子迁移率。
• 鳍片间距 (Fin Pitch)：更紧密的鳍片间距增加了单位面积内的总沟道宽度。然而，热管理同样存在权衡，微缩鳍片中的自加热效应可以通过增加鳍片间距或降低鳍片高度来缓解 [P1]。

栅极叠层保形性

由于栅极介质和功函数金属层包裹鳍片的三个表面，因此原子级的保形沉积至关重要。高 k 栅介质（如 HfO2）和导电功函数金属衬垫均采用原子层沉积（ALD）技术。沿垂直侧壁的不均匀沉积会导致等效氧化物厚度（EOT）和功函数的波动，从而造成沿沟道高度方向的 $V_{th}$ 分布不均。

挑战与失效模式

图案化与轮廓控制

在硅晶圆上维持严格的鳍片 CD 控制是一项主要的制造障碍。由于电子充电和侧壁阴影效应，传统 CD-SEM 计量学在 3D 结构上面临局限。因此，半导体晶圆厂采用了混合计量框架——结合光学散射测量（OCD）、CD-SEM 和关键尺寸小角 X 射线散射（CD-SAXS）来重建完整的 3D 鳍片轮廓。

刻蚀诱导损伤

硅鳍片刻蚀采用氟基或氯基等离子体化学成分（如 HBr/Cl2/O2 或 SF6 混合气体）来实现垂直轮廓。高能离子轰击提供方向性动能刻蚀，但可能在暴露的侧壁上引发原子级晶格损伤，产生非晶层和陷阱态，进而降低电子/空穴迁移率。加入钝化聚合物层可以防止横向掩模钻刻，但过度的聚合物堆积会导致轮廓锥化或鳍片底部的微沟槽（microtrenching）效应。

三维表面上的栅极叠层均匀性

在狭窄的鳍片沟槽中，等离子体增强 ALD（PEALD）或表面清洗过程中的自由基穿透可能会受到纵横比传输极限的制约。到达鳍片底部的自由基减少会改变薄膜成分，引发 EOT 梯度或导致鳍片顶端与底端之间的阈值电压偏移。

异质沟道鳍片中的应力弛豫

为了提高 pFET 迁移率，通常采用嵌入式硅锗（SiGe）或异质沟道 SiGe 鳍片来引入单轴压缩应变。然而，Si 与 SiGe 之间的晶格失配会产生随膜厚和锗含量增加而累积的应变能。如果应力超过临界阈值，该层将通过形成失配位错发生应变弛豫，从而同时损伤载流子迁移率和结泄漏可靠性。

鳍片倒塌与机械不稳定性

高深宽比鳍片在湿法工艺中极易发生机械弯曲或图案倒塌。在淋洗和干燥步骤中，液体弯月面蒸发产生的毛细管力会将相邻鳍片拉拢在一起，导致粘附和结构失效。缓解技术包括溶剂表面张力改性以及超临界二氧化碳（CO2）干燥。核心清洗原理请参阅《先进半导体制造中表面清洗的基本原理》。

技术节点演进

28 nm 至 22 nm：向 FinFET 过渡

在 28 nm 平面节点，高 k/金属栅极（HKMG）和应变工程维持了平面 MOSFET 的可行性，但短沟道效应严重限制了更短栅长下的微缩。22 nm 节点标志着 3D FinFET 结构的商业化引入，利用多栅极静电学实现了优异的亚阈值斜率和降低的关态泄漏。

14 nm：体硅 FinFET 与 SADP

在 14 nm 节点，体硅 FinFET 集成占据了主导地位。晶圆厂引入了深硅反应离子刻蚀结合 STI 氧化物回刻来形成高鳍片。SADP 成为鳍片图案化的标准，以突破浸没式光刻的分辨率极限。

7 nm 及更先进节点：多重图案化与异质沟道

在 7 nm 节点，利用 SAQP 技术将鳍片宽度微缩至超窄维度。纵横比显著增加，以维持单位版图面积上的驱动电流。异质沟道集成与选择性外延被广泛采用，以最大化应变优势。

相关工艺

鳍片形成与周边前道（FEOL）工艺模块高度集成。衬底隔离始于有源区定义和 STI 填充。鳍片刻蚀后，利用鳍片切割沟槽工艺切断不必要区域的鳍片。鳍片突出于 STI 氧化物之上高度的精细调节通过氧化物凹槽刻蚀和鳍片高度调节步骤实现。鳍片宽度可通过关键尺寸修整进一步优化。在去除牺牲栅极后，源漏凹槽刻蚀与原位掺杂外延提供了低电阻抬升接触。更全面的器件原理涵盖于《鳍式场效应晶体管（FinFET）：物理、工艺原理与技术演进》。

未来展望

当鳍片宽度微缩至极窄维度时，FinFET 架构面临着物理微缩边界。当鳍片宽度激进微缩至超薄维度以下时，预计会因沿沟道的宽度波动以及带隙变化引起的阈值电压偏移而导致性能退化 [P3]。极小的横截面积还会使寄生源/漏电阻急剧上升。

为了克服这些物理限制，业界正在向全环绕栅极（GAA）架构过渡，例如水平纳米片和纳米线。在 GAA 结构中，堆叠的水平沟道薄片四周被栅极叠层完全包裹，提供了终极的静电限制。诸如图案记忆化和极紫外（EUV）多重图案化等先进图案化概念继续在 FinFET 鳍片图案化的基础上不断演进。