引言
在不断追求摩尔定律的过程中，半导体行业从平面金属氧化物半导体场效应晶体管（MOSFET）过渡到三维（3D）架构，以克服严重的短沟道效应。这种演进促使鳍式场效应晶体管（FinFET）被广泛采用；在 FinFET 中，细长的硅沟道（即“鳍”）被多面栅极结构包裹，从而最大限度地提高静电控制能力并抑制亚阈值漏电流。在典型的 FinFET 制造流程中，为了保持光刻的一致性并最小化线边缘粗糙度，首先会在硅晶圆上图案化出高度均匀、连续平行的鳍片阵列。然而，为了构建独立的有源电路并防止电气串扰，必须将这些连续的鳍片选择性地分割成离散的有源沟道片段。这一切割连续鳍片并隔离其端部的关键工艺被称为鳍片切割（Fin Cut）工艺，其结构上是通过鳍片切割沟槽（FCT）来实现的。
FCT 本质上是一种高深宽比的隔离沟槽，它穿过预先形成的鳍片结构，刻蚀到底部的硅衬底中。一旦刻蚀完成，所形成的间隙会被高质量的隔离介质填充，从而建立稳固的电气隔离，其作用类似于平面器件中的浅沟槽隔离（STI）。FCT 的工程设计提出了独特的物理和化学挑战。由于相邻鳍片之间的间距已经缩小到 10 纳米以下的范畴，执行垂直且低损伤的切割而不腐蚀相邻的有源鳍片表面，需要极其精确的刻蚀工艺。理解 FCT 背后的等离子体物理、化学反应机制以及集成逻辑，对于理解先进逻辑技术节点至关重要。
Process map · 流程地图
物理与机制
鳍片切割沟槽的执行依赖于先进的干法刻蚀机制，主要是反应离子刻蚀（RIE）和等离子体增强化学刻蚀。在这些真空环境下，其核心物理机制是物理离子轰击与化学自由基反应之间的协同相互作用。
离子辅助化学动力学
在低压放电等离子体中，反应气体被离解成正离子、中性自由基和激发态物种。中性自由基吸附在固体硅或二氧化硅（SiO2）表面，形成化学键。然而，在典型的晶圆温度下，反应产物的热解吸速率通常太低，无法自发进行刻蚀。为了驱动反应，等离子体鞘层中的电场会将正离子垂直加速射向衬底。
当这些高能离子撞击表面时，它们提供的动能会打断局部的共价键，产生高活性的开放键位点，并促进挥发性副产物的形成。这种局部的、离子激发的反应是定向各向异性刻蚀的物理基础。材料去除速率受 Langmuir–Hinshelwood 动力学控制，其中总刻蚀速率是自由基表面覆盖率和入射定向离子通量的函数。
晶体取向与选择性刻蚀
刻蚀的物理机制还高度依赖于目标材料的晶体结构。在晶体衬底中，不同的晶面表现出独特的原子密度、配位结构和表面能。当暴露于反应性化学气体中时，化学键合和副产物解吸的活化能会在这些晶面上呈现显著差异。
例如，选择性卤化（如使用氯或氯化氢（HCl）气体）可表现出很强的取向依赖性。在原子密度高或表面能低的晶面上，化学反应速率自然较低，从而导致化学刻蚀前沿在这些晶面处减速。虽然 RIE 中的物理离子轰击可以克服这种晶体选择性以获得垂直侧壁，但平衡物理轰击与化学晶面终止，是控制 FCT 侧壁锥度和光滑度的关键机制。
高深宽比中的传输与遮蔽效应
随着 FCT 深宽比的增加，气体物种在深沟槽内部的传输成为主要的物理瓶颈。在窄间距的高深宽比工艺中，中性自由基的传输从粘性流转变为分子 Knudsen 扩散，此时分子频繁地与沟槽侧壁碰撞，而不是相互碰撞。
反应分子在首次碰撞时粘附在上侧壁的概率由其粘附系数（sticking coefficient）表示。高粘附系数会导致沟槽底部的反应物损耗，因为分子在沟槽口附近即发生反应并沉积，从而导致“遮蔽”效应和过早的夹断。相反，降低粘附系数使分子能够多次从侧壁反弹，促进了向 FCT 最深部的均匀传输，并确保了沟槽底部切割干净。
工艺原理
优化 FCT 工艺窗口需要调整多个相互依赖的参数，以定向影响轮廓控制、选择性和材料损伤。
[工艺输入] [物理效应] [结构结果]
┌─────────────────────────┐ ┌───────────────────────────┐ ┌──────────────────────────┐
│ ↑ 射频（RF）偏置功率 ├────────>│ ↑ 离子轰击能量 ├────────>│ ↑ 各向异性（垂直度） │
└─────────────────────────┘ └───────────────────────────┘ └──────────────────────────┘
┌─────────────────────────┐ ┌───────────────────────────┐ ┌──────────────────────────┐
│ ↑ 自由基浓度 ├────────>│ ↑ 化学横向刻蚀 ├────────>│ ↑ 横向过刻蚀 │
└─────────────────────────┘ └───────────────────────────┘ └──────────────────────────┘
┌─────────────────────────┐ ┌───────────────────────────┐ ┌──────────────────────────┐
│ ↑ 晶圆温度 ├────────>│ ↑ 表面扩散速率 ├────────>│ ↑ 侧壁光滑度 │
└─────────────────────────┘ └───────────────────────────┘ └──────────────────────────┘
离子能量与方向性
入射离子的动能由施加在衬底电极上的射频（RF）偏置功率控制。
- 增加 RF 偏置功率： 增加鞘层电压，提升离子的垂直动量。这增强了沟槽底部的物理溅射，从而获得高度垂直（各向异性）的轮廓，并最大限度地减少横向过刻蚀。
- 降低 RF 偏置功率： 降低离子动能，减少物理损伤，并提高刻蚀对掩模材料的选择性，但由于底部溅射不足，存在产生锥形沟槽轮廓的风险。
自由基与离子通量比
化学刻蚀与物理轰击之间的平衡由工艺气体流量和腔室压力调节。
- 高自由基/离子比： 促进各向同性化学刻蚀，这增加了整体刻蚀速率，但可能导致硬掩模下鳍片的横向过刻蚀。
- 低自由基/离子比： 促进定向物理溅射。虽然这确保了严格的各向异性轮廓转移，但过度的溅射会腐蚀保护性硬掩模并使有源鳍片的上角圆角化，从而降低后续的栅极控制能力。
衬底温度
温度决定了晶圆表面化学反应的热活化过程。
- 较高温度： 加速挥发性物种的化学解吸并提高吸附物种的表面扩散速率。这可以改善侧壁光滑度，但也增加了各向同性横向刻蚀的风险。
- 较低温度： 抑制自发化学反应，需要通过直接离子撞击来引发刻蚀。这增强了各向异性，但可能导致沟槽壁上聚合物副产物的积累。
沉积-刻蚀循环
为了在后续介质填充时实现高深宽比切割而不产生孔洞，工艺工程师可采用循环沉积-刻蚀方案。
- 沉积阶段： 沿沟槽轮廓沉积一层薄且保形的聚合物或介质钝化层。
- 各向异性刻蚀阶段： 定向离子轰击选择性地清除水平底部的钝化层，同时在垂直侧壁上留下保护性材料。
通过执行多个循环，该工艺建立了一个受控的轮廓梯度，这有助于防止在隔离氧化物填充过程中产生孔洞。
挑战与失效模式
设计稳健的 FCT 集成方案需要克服若干关键的材料科学和几何限制。
微沟槽（Micro-trenching）与轮廓畸变
微沟槽是一种常见的物理失效模式，高能离子从掩模或鳍片的倾斜侧壁反射并集中在沟槽壁底部。这种离子通量的局部集中导致 FCT 底部外边缘形成深而锋利的凹槽。这些微沟槽可能穿透到衬底或相邻沟道区域，产生并行的漏电路径并削弱器件的亚阈值摆幅。
应力失配与鳍片弯曲
FCT 刻蚀后，高深宽比空腔会被隔离用的二氧化硅或氮化硅薄膜回填。由于深宽比高，如果薄膜的保形性不佳，可能会发生非对称沉积。
如果切割鳍片一侧沉积材料的厚度超过另一侧，这种不平衡的热应力和机械应力会导致细薄的硅鳍片弯曲或翘曲。这种机械变形改变了硅的能带结构，导致局部迁移率变化，并诱发结构偏差，从而干扰后续的自对准光刻步骤。
高深宽比切割中的孔洞形成
随着被切割鳍片端部之间的空间缩小，用介质填充 FCT 变得越来越困难。如果以高粘附系数沉积隔离材料，它倾向于在沟槽上角周围迅速堆积，形成悬垂（overhang）。这种悬垂阻碍了前驱体进一步向沟槽内部传输，从而在隔离区域内部封住了一个钥匙孔状的空洞。虽然低粘附系数的化学气相沉积工艺有助于填充，但阴影效应依然重要，在高深宽比结构中仍然可能形成空洞 [T1]。
[Shadowing & Pinch-Off] [Successful Conformality]
SiO2 Mask Layer SiO2 Mask Layer
┌───┐ ┌───┐ ┌───┐ ┌───┐
│ │ Recess │ │ │ │ Recess │ │
│ │◄───┐ ┌─►│ │ │ │◄───┐ ┌─►│ │
┌┴───┴┐ Dielectric ┌┴───┴┐ Conformal ESL
│ │ Overhang │ │ (PEALD)
│ Fin │ ──┐ ┌── │ Fin │ ──┐ ┌──
│ │ │ │ │ │ │ │
│ │ ┌─┴───┴─┐ │ │ ┌─┴───┴─┐
│ │ │ Void │ │ │ │ Void- │
│ │ │ (O) │ │ │ │ Free │
└─────┘ └───────┘ └─────┘ └───────┘
这些埋藏的孔洞随后在栅极堆叠处理过程中可能会捕获金属残留物，从而在相邻晶体管节点之间产生电气短路。因此，实现无孔洞填充已成为 FCT 工程的首要目标。
技术节点演进
FCT 的物理配置和集成顺序在各个技术节点上发生了演变，以跟上结构微缩的步伐。
平面时代（28nm 节点）
在 28nm 平面流程及更老节点，晶体管完全是平面的。隔离是通过标准的浅沟槽隔离（STI）工艺实现的，即在形成任何有源器件结构之前，直接将沟槽刻蚀到体硅衬底中。由于有源区域是在单个二维光刻和刻蚀模块中定义的，因此不需要鳍片切割。
3D 集成的出现（14nm FinFET 节点）
随着 14nm FinFET 节点的引入，有源区域被分割成垂直鳍片。早期的集成探索表明，FinFET 是采用定制的平面 CMOS 工艺在 SOI 晶圆上构建的 [P2]。鳍片节距的激进微缩受限于降低器件寄生电容分量以及提升如“鳍片效应”等性能要素的需求，从而有效提高驱动电流 [P1]。为了保持尺寸控制，鳍片使用自对准双重图案化（SADP）技术图案化为连续线。
行业采用了两种主要方案来定义鳍片端部：
- 先鳍片后切割（Fin-First / Cut-Last）： 先完全图案化连续鳍片，然后通过专门的光刻步骤定义切割区域，随后将这些区域的鳍片刻蚀掉。
- 先切割后鳍片（Cut-First / Fin-Last）： 在执行最终鳍片图案化刻蚀之前，在衬底层面预先切割有源硅区域。
FCT 工艺在“先鳍片后切割”流程中作为一种关键能力出现，用于选择性地去除有源沟道区域中的硅，并定义晶体管栅极宽度。
10nm 以下微缩（7nm FinFET 节点及以后）
随着密度微缩进展到 7nm FinFET 节点，自对准四重图案化（SAQP）成为标准。在这种微缩水平下，传统的套刻精度预算使得鳍片切割沟槽的直接光刻对准极为困难。
为了克服这一问题，工程师引入了自对准砌块（SAB）集成，其中 FCT 位置由间隔层（spacer）和选择性硬掩模定义，而不是通过单次光刻曝光。此外，为了在切割刻蚀过程中保护超薄的有源鳍片，集成了通过低温等离子体增强原子层沉积（PEALD）沉积的保形刻蚀停止层（ESL）。在 3nm 以下的环绕栅极（GAA）纳米片结构中，FCT 集成依赖于高度选择性的原子层刻蚀（ALE）工艺，旨在隔离堆叠的纳米片沟道，同时不扰动周围的内部间隔层。
相关工艺
FCT 工艺并非孤立存在；其成功高度依赖于上游图案化和下游隔离模块。
┌──────────────────────────┐ ┌──────────────────────────┐ ┌──────────────────────────┐
│ 鳍片图案化（SADP） ├─────>│ 鳍片切割沟槽刻蚀 ├─────>│ 刻蚀停止层（PEALD） │
│ 建立鳍片阵列 │ │ 分割鳍片 │ │ 保护有源硅 │
└──────────────────────────┘ └──────────────────────────┘ └──────────────────────────┘
│
┌──────────────────────────┐ ┌──────────────────────────┐ ▼
│ 化学机械平坦化（CMP） │◄─────┤ 氧化物间隙填充（FCVD） │◄───────────────────┘
│ 使表面平坦化 │ │ 无孔洞填充沟槽 │
└──────────────────────────┘ └──────────────────────────┘
上游：硬掩模与鳍片图案化
在刻蚀 FCT 之前，必须建立连续的鳍片布局。这通常使用无定形碳膜作为稳健的硬掩模，在高深宽比硅刻蚀过程中使用。这些初始鳍片的轮廓决定了后续 FCT 的几何约束。此外，会在鳍片侧壁上热生长一层薄的衬垫氧化物，以恢复硅界面并稍微圆角化，防止应力集中。
下游：保形刻蚀停止层与间隙填充
FCT 刻蚀完成后，会沉积一层保形的刻蚀停止层（如氮化硅或氮碳化硅）。该层作为化学屏障，在随后的湿法清洗和栅极氧化物凹槽形成步骤中保护有源鳍片端部。
随后，使用流体化学气相沉积（FCVD）或高密度等离子体 CVD（HDPCVD）将介质材料填充到沟槽中，以实现无孔洞填充。最后，执行化学机械平坦化（CMP）以去除多余氧化物、平坦化表面，并为虚设栅极图案化和替代金属栅极（RMG）工艺做好准备。
未来展望
随着半导体行业从 GAA 纳米片过渡到互补场效应晶体管（CFET）和 3D 堆叠 IC，传统的 FCT 方法正在适应新的结构要求。
一个主要的趋势是开发低损伤的热化学干法刻蚀技术。标准的 RIE 虽然高度各向异性，但由于物理离子轰击，会引入晶格缺陷和表面损伤，从而降低载流子迁移率并增加界面陷阱密度。通过使用热活化气相刻蚀剂，工程师可以沿特定晶面选择性地刻蚀半导体材料。该工艺在低活性晶面处减速，产生平滑的侧壁，从而提高器件可靠性。
另一个范式转变是实施区域选择性沉积（ASD）和分子对准的自组装单分子膜（SAMs），以改进鳍片切割对准。通过仅对鳍片的水平顶表面进行化学改性，可以将沉积限制在特定区域，从而以较低的光刻依赖性定义 FCT。这些先进的化学和材料科学创新将确保鳍片和沟道隔离在埃米时代继续高效地微缩。
参考来源
Challenges and Limitations of CMOS Scaling for FinFET and Beyond Architectures
A. Razavieh, P. Zeitzoff, E. Nowak · IEEE transactions on nanotechnology
FinFET to GAA MBCFET: A Review and Insights
Rinku Rani Das, T. R. Rajalekshmi, Alex Pappachen James · IEEE Access
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379