在完整工艺流程中的功能
在 28nm 平面工艺流程 (28nm Planar Flow) 的先进 p 型金属氧化物半导体 (pMOS) 场效应晶体管中，若要增强载流子输运能力而又不将栅极长度物理缩小至无法控制的程度，则需要采用沟道能带结构工程。随着物理栅极尺寸的缩小，经典的静电控制能力会减弱，导致亚阈值漏电增加以及驱动电流裕度下降。为了抵消缩放过程中出现的载流子速度饱和与迁移率退化问题，直接在源/漏区引入局部应变工程成为了一种有效手段。
在整个 28nm 平面工艺流程中，选择性硅锗 (SiGe) 外延是 pMOS 器件的主要机械应力源。外延源漏模块在延伸区和晕状注入之后、介质层沉积之前整合入晶体管工艺流程中 [P1]。该步骤直接位于凹陷源/漏 (S/D) 腔体形成及关键表面清洗操作之后。在选择性外延沉积中，材料生长被限制在暴露的硅区域，同时抑制在周围二氧化硅或氮化硅等电介质薄膜上的成核 [T1]。
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| 上游腔体蚀刻与清洗 |
| （暴露 (100)/(111) Si 晶面；电介质侧墙） |
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v
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| SiGe 选择性外延生长 (SEG) |
| - 化学气相沉积 (CVD) 前驱体吸附 |
| - 通过卤化共反应物实现选择性蚀刻竞争 |
| - 伪形晶格匹配 -> 纵向压应力 |
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v
+-------------------------------------------------------------------------+
| 下游 S/D 模块 |
| （原位硼激活、延伸区注入、 |
| 硅化物/接触形成、PMD 氧化物沉积） |
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通过将较大的 SiGe 晶格限制在结晶硅宿主内，可以在 pMOS 沟道的纵向输运方向上产生强大的单轴压应力场。这种压应力会使重空穴和轻空穴价带子带发生分裂，从而降低空穴有效质量并抑制谷间载流子散射，进而直接提高空穴迁移率和晶体管驱动电流。在晶体管缩放中，具有高激活活性的源漏应力源对于实现低寄生串联电阻至关重要 [P2]。一旦嵌入式 SiGe 源漏结构生长完成并进行原位受主杂质（硼）掺杂，衬底便会进入 28nm 平面源漏集成工艺流程中的下游步骤，如热激活和自对准硅化。
Process checkpoint · 工艺坐标
理解 SiGe Deposition 的工艺作用
理解 28nm Planar Flow 中 SD 模块的机理与集成交接。
与「28nm源漏集成中的选择性SiGe外延原理」相关的流程位置：28nm Planar Flow · SD · Step 100
阅读基础导览第 3 章上游输入状态
在进行选择性外延之前，28nm 晶圆表面必须满足严格的化学、物理和结构先决条件：
1. 凹陷腔体几何结构与晶体学特性
进入该步骤的衬底在 S/D 区具有暴露的单晶硅，这些区域通过各向异性等离子体蚀刻，随后进行晶体学湿法蚀刻而成。这种双重蚀刻序列形成了精确的腔体轮廓，通常由靠近沟道边缘的稳定 (111) 晶面限定。这些 (111) 晶面到栅极边缘的距离决定了横向压应力传递到沟道区域的几何耦合效率。
2. 电介质表面掩膜
栅极电极堆叠（包含高 k 电介质层、金属功函数层和多晶硅）被电介质侧墙（通常由氮化硅和二氧化硅组成）完全封装。浅沟槽隔离 (STI) 氧化物包围了有源区边界。在进行外延时，这些氧化物和氮化物表面必须保持对硅和锗吸附原子不反应，以防止在 S/D 区之外发生非晶或多晶沉积。
3. 表面端基化与原生氧化物去除
化学气相沉积 (CVD) 外延对外来氧化物和原子级表面污染物非常敏感。在进入外延反应环境之前，暴露的硅表面会进行稀氢氟酸湿法清洗，随后进行原位热氢烘烤或化学清洗。此步骤去除了原生二氧化硅 (SiO2)，留下原子级洁净、氢端基化的硅衬底。任何残留的氧化物岛都会成为堆垛层错的形核位点，或导致外延失败。
物理与化学机制
28nm 源漏集成中的选择性外延生长机制依赖于前驱体输送过程中热力学、表面动力学和气相化学反应之间的平衡。
1. 前驱体反应化学与气相动力学
SiGe 沉积通常使用由二氯硅烷 (SiH2Cl2) 或硅烷 (SiH4)、锗烷 (GeH4)、氢气 (H2) 载气以及作为选择性蚀刻剂的氯化氢 (HCl) 气体组成的前驱体化学体系。在高温单晶硅表面发生的基本异相分解反应可表示为：
SiH2Cl2 (g) <-> Si (s) + 2 HCl (g)
GeH4 (g) <-> Ge (s) + 2 H2 (g)
在沉积过程中，气态物质吸附在洁净的硅衬底上，在表面台阶间扩散，并结合到活跃的晶格扭折位点。
2. 选择性控制动力学
单晶硅与绝缘电介质薄膜（侧墙和 STI）之间的选择性通过竞争性吸附和蚀刻动力学来维持。在 SiO2 或 Si3N4 等电介质材料上，吸附原子的结合能低、稳定核形成的潜伏期长且表面迁移率高。
通过向反应环境中注入 HCl 气体，任何试图沉积在电介质表面上的吸附原子或微核都会在形成连续薄膜之前被选择性地蚀刻掉。而在单晶硅上，吸附原子会迅速结合到宿主晶格中，此时 HCl 的蚀刻速率远低于生长速率。生长速率与蚀刻速率的平衡决定了无缺陷选择性外延的工艺窗口。
[ 前驱体气相: SiH2Cl2 + GeH4 + HCl + H2 ]
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+------------------------+------------------------+
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v v
[ 暴露的单晶 Si ] [ 电介质表面 ]
（高结合能） （低结合能）
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v v
[ 快速吸附原子结合 ] [ 高 HCl 蚀刻速率 ]
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v v
[ 伪形晶体生长 ] [ 无沉积 / 清洁 ]
3. 晶格失配应变工程力学
锗的共价原子半径和晶格常数均大于硅。当稀释的 Si(1-x)Ge(x) 合金在外延生长在刚性硅衬底上时，沉积的薄膜被迫在横向上顺应衬底较小的晶格参数。这种伪形生长状态在 SiGe 薄膜本身内诱导了双轴压应力。
由于 SiGe 结构下方受衬底限制，上方为开放空间，因此它会在垂直方向上发生弛豫（面外膨胀），同时对邻近的沟道区域施加横向反作用力。该机制构成了 pMOS 应变工程的核心，在栅极电介质正下方提供了纵向单轴压应力。
沟道应力大小可以通过弹性理论定性地表示为锗摩尔分数 (x) 和 SiGe 晶面与沟道边缘距离的函数：
sigma_channel ~ E * epsilon_mismatch * f(geometry)
其中 epsilon_mismatch 正比于 x_Ge。
4. 晶体学刻面与原位掺杂
在 SiGe 沉积过程中，生长动力学随晶面不同而变化。由于表面原子密度和键合构型的差异，沿 (111) 晶面的生长速度通常慢于沿 (100) 平面的生长速度。这种动力学各向异性自然会在靠近侧墙壁的顶边缘产生特征性的 (111) 刻面。
与此同时，引入乙硼烷 (B2H6) 以实现原位 p 型掺杂。在生长过程中掺入硼可以获得高电活性的受主浓度，而无需使用可能损坏晶格或导致累积应变松弛的高能离子注入步骤。
下游影响与失效传播
选择性外延过程中的工艺变异或动力学失衡会通过 28nm 制造模块向后传播：
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| 选择性外延缺陷模式 |
+-------------------------------------------------------------------------+
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v v v
[ 高 Ge / 超过临界厚度 h_c ] [ HCl 过量 / 低温 ] [ 选择性丧失 ]
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v v v
[ 失配位错 ] [ 刻面孔洞 ] [ 侧墙上的多晶 SiGe ]
| | |
v v v
[ 完全应变弛豫 ] [ 高接触电阻 ] [ 栅极至 S/D 短路 ]
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v v v
[ 空穴迁移率退化 ] [ 高串联电阻 ] [ 总晶圆良率损失 ]
1. 晶格失配位错与应变弛豫
如果 Ge 浓度超过了给定薄膜体积的伪形临界极限，累积的弹性应变能将超过结构位错的形成能。晶格通过产生失配位错和穿透位错来进行弛豫。应变弛豫会破坏沟道压应力场，使空穴迁移率回落到未受应变硅的水平。此外，穿过反偏源/漏 p-n 结的穿透位错会充当产生-复合中心，导致严重的关态结漏电。
2. 沉积选择性丧失
如果 HCl 分压过低，或者表面污染物改变了吸附动力学，选择性外延就会退化。非晶或多晶 SiGe 结节会在氮化硅侧墙上形核。在随后的自对准硅化物工艺中，这些金属或导电的多晶 SiGe 残留物会搭接在栅极与源极或漏极之间的间隙上，导致短路和灾难性的良率损失。
3. 刻面孔洞与接触电阻退化
失衡的刻面生长速率会在 SiGe 填充物与栅侧墙之间的界面处产生结构性孔洞。下游的硅化步骤无法均匀地润湿这些亚表面孔洞。这会产生较高的寄生串联电阻和接触电阻，即使局部沟道应变保持较高，也会导致晶体管驱动电流退化。
步入实际步骤
要了解此选择性沉积操作在交互式制造序列中的位置，请在软件环境中查看完整的模块集成上下文：
在 28nm 源漏模块的第 100 步中，选择性外延将暴露的晶体腔体转化为功能性应力源。该工艺在化学气相沉积环境中运行，平衡了气体输送、热条件和选择性控制，以生长高浓度硼掺杂的 SiGe S/D 结构，同时不在附近的氧化物或氮化物区域形成不必要的多晶硅锗。
相关学习路径
要全面了解 28nm 平面工艺流程 中的前段和中段集成，请参考以下相关工艺流程和工程分析：
- 28nm 平面工艺流程：关于高 k/金属栅极 (HKMG) 集成、阱形成、晕状/延伸区注入以及后段工艺切换的全面概述。
- 28nm 平面源漏集成工艺流程：关于腔体蚀刻、表面处理、选择性 SiGe 外延和接触硅化模块的详细分解。
参考来源
(Invited) Selective Epitaxial Growth of High-P Si:P for Source/Drain Formation in Advanced Si nFETs
E. Rosseel, S. Dhayalan, A. Hikavyy, R. Loo, H. Profijt, D. Kohen et al.
Source/Drain Materials for Ge nMOS Devices: Phosphorus Activation in Epitaxial Si, Ge, Ge1−x Sn x and Si y Ge1−x−y Sn x
A. Vohra, I. Makkonen, G. Pourtois, J. Slotte, C. Porret, E. Rosseel et al.
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379