理解先进半导体制造中的层间介质 (ILD)

简介

在现代超大规模集成（ULSI）器件中，集成电路的性能已不再仅仅由晶体管的有源开关速度决定。相反，用于在数百万个逻辑门之间传输电信号的后段工艺（BEOL）互连系统已成为主要性能瓶颈。这一互连瓶颈的核心是层间介质（ILD），在不同语境下也称为金属间介质或层间绝缘介质。金属间介质（IMD）是用于隔离全局互连线的沉积介质层 [T1]。

层间介质（ILD）是一种沉积在连续导电布线层或晶体管栅极层之间的绝缘层，用于防止电容耦合、电串扰和寄生漏电。从历史上看，随着器件特征尺寸缩小到较小节点，金属线的电阻-电容（RC）延迟开始占据总延迟的主要部分。为缓解这一问题，半导体制造商从铝金属化工艺转向了铜双大马士革结构，并用先进的低 k 介质材料取代了传统的二氧化硅（$SiO_2$）。对于从事先进逻辑节点工作的工艺工程师而言，理解 ILD 薄膜的基本物理原理、沉积化学性质及集成挑战至关重要。

物理与机制

电容瓶颈与静电学

ILD 的主要物理作用是最小化相邻导线之间的寄生电容（$C$）。根据平行板电容器近似，电容由下式决定：

$$C = \frac{\kappa \varepsilon_0 S}{d}$$

其中 $\kappa$（或 $k$）是 ILD 的相对介电常数，$\varepsilon_0$ 是真空介电常数，$S$ 是金属线的重叠横截面积，$d$ 是线间间距。随着布线密度增加且距离 $d$ 缩小，线间的电容耦合增加，导致严重的信号延迟（RC 滞后）以及通过电容串扰引起的信号畸变。为了降低这种电容，工艺工程师必须降低 ILD 材料的有效介电常数（$k$）。

介电极化机制

材料的介电常数由其在外电场下的总极化率决定。根据 Clausius-Mossotti 关系，介电常数与三种主要极化机制之和直接相关：

1. 电子极化：单个原子内电子云相对于原子核的位移，发生在极高光频下。
2. 离子（振动）极化：电场作用下分子晶格中带正电和带负电离子之间的相对位移。
3. 取向（偶极）极化：永久分子偶极子沿外加场方向的排列。

由于 $Si-O$ 键具有极性，标准热氧化物（$SiO_2$）表现出高离子极化率和取向极化率。为了将介电常数降至低 k 和超低 k 水平，主要采用两种物理策略：

• 降低密度（多孔性）：在介电基质中引入纳米级空隙或自由体积。在固体基质中引入介电常数接近于 1 的空气孔可降低整体体积密度，从而减少单位空间内的可极化材料体积。
• 分子取代：用极性较弱的键（如 $Si-CH_3$、$Si-C$ 和 $Si-H$）取代极性强的 $Si-O$ 键。引入含碳甲基可减少硅酸盐网络的取向极化贡献。

前段 ILD 与扩散阻挡层物理

在专用逻辑和功率半导体架构中，第一层 ILD（通常称为 ILD0 或 ILD1）将前段有源器件及多晶硅/金属栅极结构与第一层金属化隔离开来。在栅极多晶硅上沉积的 ILD 层进行高温加工期间，氧会发生垂直和横向扩散。如果没有扩散阻挡衬垫（例如通过原子层沉积或化学气相沉积沉积的薄氮化硅薄膜），横向氧传输可能会氧化栅极多晶硅，导致结构偏移和阈值电压不稳定。

工艺原理

沉积方法

现代 ILD 层主要通过两种方法沉积：化学气相沉积（CVD），特别是等离子体增强化学气相沉积（PECVD），以及旋涂介质（SOD）涂覆。

• PECVD（含远程 PECVD）：使用挥发性有机硅前驱体（如三甲基硅烷或四甲基硅烷）与氧气或惰性气体载体混合。高频射频场产生高活性自由基，驱动晶圆表面低温网络的形成，从而在严格的热预算范围内实现沉积。
• 旋涂介质（SOD）：将甲基倍半硅氧烷（MSQ）或有机聚合物等液体前驱体滴涂在旋转的晶圆上，随后进行烘烤和快速热退火固化以实现材料交联。

工艺参数对薄膜性能的影响

工艺参数动态地影响 ILD 的物理性能：

• 射频功率与偏置：在 PECVD 系统中增加射频功率会增强离子轰击能量，从而获得密度更高、机械强度更佳（杨氏模量更高）的薄膜，但由于自由体积减少，会以牺牲较低的介电常数为代价。
• 前驱体流量比：在掺碳氧化物（SiCOH）PECVD 中，提高有机致孔剂前驱体相对于硅骨架前驱体的比例，可增加热固化后的最终薄膜孔隙率，从而降低介电常数，但会降低机械刚性。
• 衬底温度：较高的沉积温度通常促进前驱体更充分的解离和更致密的薄膜，这能减少吸湿，但必须保持在底层材料的热预算之内。
• 沉积后退火/紫外固化：沉积后应用紫外辐射或热固化可使薄膜中的不稳定有机相（致孔剂）脱附。此过程形成局部纳米孔，同时加固周围的 $Si-O-Si$ 网络骨架。

挑战与失效模式

将脆弱的 ILD 材料集成到高度复杂的半导体工艺堆叠中会导致几种失效模式：

化学机械平坦化（CMP）应力与损伤

为了达到先进光刻所需的平整度，每层 ILD 都会经历化学机械平坦化。然而，多孔超低 k ILD 材料机械强度较低，且与底层阻挡金属的附着力较差。CMP 过程中施加的机械剪切应力可能导致 ILD 薄膜堆叠发生内聚断裂、开裂或分层。

等离子体损伤与吸湿

多孔 ILD 薄膜在反应离子干法刻蚀和光刻胶灰化工艺中极易受到化学损伤。在等离子体处理过程中，活性自由基会与碳基团发生反应，导致有机硅酸盐介质薄膜发生脱碳 [P3]。高能氧或活性等离子体基团将疏水性甲基端基表面转化为类 $SiO_x$ 的亲水层。表面受损后介电常数的退化和升高主要归因于吸湿作用 [P3]。吸湿（$H_2O$，其介电常数极高）会显著增加 ILD 的有效介电常数，导致严重的 RC 延迟退化、高漏电流以及时间相关介电击穿（TDDB）失效。

金属扩散与阻挡层集成

相邻金属线中的铜原子在电场作用下极易扩散到低 k ILD 的多孔非晶结构中，导致线间短路。这要求必须集成薄扩散阻挡层（如氮化钽或碳氮化硅）来封装铜线。阻挡层中的任何不连续都会导致铜迁移进入 ILD，从而破坏介质的隔离性能。

技术节点演进

技术节点	ILD 材料类别	典型介电常数类别	关键集成挑战
28nm	致密掺碳氧化物 (SiCOH)	中等相对介电常数	CMP 过程中的机械强度、介质阻挡层微缩
14nm	多孔 SiCOH (p-SiCOH)	较低相对介电常数	刻蚀过程中的等离子体损伤、吸湿
7nm 及以后	超低 k (ULK) / 紫外固化多孔 SiCOH	极低相对介电常数	严重的机械脆性、孔隙塌陷、阻挡层厚度限制

28nm 节点（平面工艺过渡）

在 28nm 平面工艺节点，具有中等碳掺杂的标准掺碳硅酸盐玻璃（SiCOH）被广泛采用。主要的工程重点是优化 PECVD 参数，以防止铜 CMP 工艺过程中的机械剥离。

14nm 节点（FinFET 集成）

随着 14nm FinFET 节点的出现，晶体管栅极与局部互连的极度接近要求引入多孔 SiCOH (p-SiCOH) 薄膜，以将 $k$ 值拉低。控制沟槽刻蚀过程中的等离子体诱导损伤变得至关重要，以防止致密铜线间介质隔离性能的退化。

7nm 节点及以后（极端微缩）

在 7nm FinFET 节点及以后，布线间距变得极其紧凑，标准 p-SiCOH 已达到其物理极限。为了防止在高孔隙率下发生机械塌陷，工艺工程师引入了先进的紫外固化步骤来交联介质骨架。引入低损伤刻蚀化学体系，以便将图案转移到脆弱的超低 k 薄膜中，同时最大限度地减少疏水性表面基团的脱落。

相关工艺

ILD 层的优化与多个相邻工艺步骤深度耦合：

• 光刻：ILD 层的厚度均匀性、折射率和反射率直接影响浸没式和极紫外光刻步骤的驻波图案和焦深余量。
• 刻蚀与灰化：ILD 的图案转移通过各向异性干法刻蚀实现。用于剥离光刻胶的灰化工艺通常使用氢基或氮基化学物质，以减少对掺碳 ILD 结构的化学损伤。
• 离子注入：在专用逻辑和存储器件中，高能离子注入步骤在第一层 ILD 沉积前进行，要求介质能够承受后续激活退火期间的热预算约束。
• TSV 与后段集成：在三维（3D）集成电路中，深硅通孔（TSV）直接穿过厚 ILD 堆叠。必须控制金属 TSV 与周围脆弱低 k ILD 之间的机械应力不匹配，以防止介质开裂或分层。

未来展望

随着半导体微缩持续向 2nm 以下节点和 3D 架构迈进，多孔有机硅酸盐材料的极限正推动三大范式的发展：

1. 替代性低 k 化学系统：诸如非晶氢化硼化碳（$a-B_xC:H_y$）等材料正在接受评估。这些薄膜利用共价硼-碳网络，在实现低介电常数的同时，相比传统 SiCOH 框架保持了更优异的机械刚性和耐化学性。
2. 空气隙集成：终极低 k 介质是真空或空气（介电常数接近于 1）。工艺流程正不断完善：在金属线之间沉积一种临时牺牲材料，随后通过热分解将其去除，从而留下由结构介质盖封闭的密封空心空气隙。
3. 背面供电：为了完全绕过 BEOL 布线瓶颈，先进架构正在将供电网络转移到晶圆背面，这需要针对背面金属化方案专门优化的一类高可靠性 ILD 层。