掌握 PMOS 轻掺杂漏极（PLDD）：器件物理、工艺集成与纳米级演进

PMOS 轻掺杂漏极是在 PMOS 沟道与重掺杂源漏之间设置相对轻掺杂的延伸区。渐变结可降低局部电场峰值，但会带来串联电阻权衡。不同 CMOS 流程实现几何的方式不同；现有 40nm 路线标有 NMOS LDD，却未标注 PMOS LDD 步骤。

PMOS 轻掺杂漏的 CMOS 背景

免费 40nm 流程总览提供互补阱和晶体管背景。已命名的 LDD 工位属于 NMOS，不能充当 PMOS 注入或延伸区的直接证据。因此学习路线绑定流程总览，不声称存在 PMOS 专属步骤。

物理与机制

传统体硅 CMOS 中，PMOS 晶体管位于 n 型阱。其 p 型源漏延伸区靠近沟道，掺杂程度与较重掺杂的源漏区不同。渐变延伸区可能分散漏端附近的横向电场，也可能增加串联电阻。最终驱动电流、漏电和可靠性取决于完整器件几何和偏置 [T1]。

PMOS 延伸区与栅电极是不同结构。历史上掺杂多晶硅栅的硼穿透栅介质是另一项集成问题；没有证据不能归因于 LDD 注入。空穴迁移率和掺杂扩散会影响器件及热设计，但不能据此给出普适的 PMOS 宽度比例，或断言其 LDD 窗口一定比 NMOS 窄。

工艺原则

• 认清极性：PMOS 延伸区在其器件语境中使用 p 型掺杂；所链接 40nm 流程命名的 LDD 是 NMOS。
• 平衡电场与电阻：渐变可能降低峰值电场，同时增加接入电阻 [T1]。
• 区分结构：阱、栅、延伸区和重掺杂源漏承担不同职责。
• 量测器件结果：漏电、电流和可靠性收益取决于几何、掺杂剖面与偏置。

挑战与失效模式

延伸区可能电阻过高，或达不到期望的电场分布。后续热步骤的掺杂迁移可能改变目标剖面。归因需要电学量测及经过核实的 PMOS 工艺序列；现有流程没有标出 PMOS LDD 步骤。

从原理到生产流程

在使用 PMOS 轻掺杂延伸区的集成方案中，注入与侧墙顺序、激活及结设计共同决定电场和电阻的权衡。40nm 流程总览提供 CMOS 背景，但未标注 PMOS LDD 工位。一般概念见轻掺杂漏极。

节点演进

平面和三维 PMOS 架构可采用不同的源漏与延伸区策略。一种几何下有用的机制，不能证明所有后续节点都保留相同 LDD 设计或权衡。

相关工艺

PMOS LDD 的邻里:轻掺杂漏是 NMOS 孪生;LDD 与 halo 注入的角色是剖面分工;掺杂与沟道注入是载流子化学;口袋注入是侧翼守卫;氮氧化硅是因硼穿透而生的壁垒。

展望

未来 PMOS 结设计仍须针对实际架构平衡静电控制、电阻与可靠性。所链接 NMOS LDD 仅是比较语境，不能证明 PMOS 专属实施。