引言
在现代微电子技术中，互补金属氧化物半导体（CMOS）技术的持续微缩推动了前所未有的集成密度与处理性能。然而，器件尺寸的微缩在单个系统级芯片（SoC）内部引发了截然不同的工作电压需求。为了降低动态功耗并防止热失控，系统内部的核心逻辑晶体管需要在低电源电压下运行；而外部接口外围电路——例如输入/输出（I/O）总线、存储器接口和模拟电路块——则必须在较高的电压标准下运行，以便与外部系统组件通信。
这种电压差异需要在同一硅衬底上共集成具有不同栅介质物理厚度的晶体管。实现这种共集成的核心技术是双栅氧化层（Dual Gate Oxide, DGO）工艺。高速核心晶体管采用超薄栅介质，以最大化电容耦合和驱动电流；而外围接口晶体管则采用较厚的栅氧化层，以承受高工作电压而不发生介质击穿。
多电压共集成的典型应用可见于专用的图像传感器架构和平面基线节点中，例如40nm双栅氧化层集成流程，其中高压模拟像素电路与低压数字处理模块共存于同一芯片上。深入理解双栅氧化层工艺的电化学动力学、器件物理学以及边界应力挑战，对于掌握先进半导体制造至关重要。
Process map · 流程地图
物理与反应机制
双栅氧化层集成的优化很大程度上依赖于金属-氧化物-半导体电容器（MOSCAP）的基本物理原理。金属-氧化物-半导体场效应晶体管（MOSFET）的静电控制能力和驱动电流直接由栅极电容（$C$）决定，其数学表达式为：
$$C = \frac{\varepsilon_0 K A}{t}$$
其中，$\varepsilon_0$ 为真空介电常数，$K$ 为栅绝缘层的相对介电常数，$A$ 为栅极面积，$t$ 为介质层的物理厚度。
核心晶体管（低压区） I/O晶体管（高压区）
[ 栅极电极 ] [ 栅极电极 ]
========================= =========================
薄栅氧化层 [t_thin] 厚栅氧化层 [t_thick]
------------------------- -------------------------
[ 硅衬底 ] [ 硅衬底 ]
直接隧穿与介质击穿
在核心逻辑晶体管中，减小二氧化硅（SiO2）栅绝缘层的物理厚度可以抑制短沟道效应并提高驱动电流。然而，当SiO2的物理厚度降低到临界极限以下时，沟道载流子的量子力学波函数能够轻松穿透势垒。当氧化层上的电压低于势垒高度时，电子可以直接穿过薄绝缘势垒发生直接隧穿 。直接隧穿漏电流随介质厚度的减小呈指数级增加，从而导致不可接受的静态功耗。
为了突破这一物理限制，现代技术节点引入了高介电常数（high-k）材料，通常使用等效氧化物厚度（EOT）来进行评估：
$$\text{EOT} = \frac{\varepsilon_{\text{SiO2}}}{K} \times t_{\text{HiK}}$$
其中 $\varepsilon_{\text{SiO2}}$ 为热SiO2的相对介电常数，$K$ 为高-k材料的相对介电常数，$t_{\text{HiK}}$ 为其物理厚度。通过提高介电常数 $K$，可以在保持相同静电电容调制能力的同时增加薄膜的物理厚度，从而有效抑制量子隧穿漏电流。
相比之下，外围I/O电路中厚栅氧化层的设计主要由介质击穿物理决定，而非量子隧穿。高外部工作电压会在栅介质内部产生强电场（$E = V / t$）。如果氧化层物理厚度过薄，内部电场将超过材料的本征介电强度，导致永久性导电缺陷路径的形成和破坏性击穿。保留较厚的热氧化层可以将高电压分散在更大的物理距离上，使内部电场维持在临界击穿阈值以下。
亚阈值导电与能带物理
在弱反转区（$V_{\text{gs}} < V_{\text{th}}$），亚阈值漏极电流（$I_{\text{ds}}$）主要由跨越沟道势垒的扩散作用支配：
$$I_{\text{ds}} \propto \exp\left(\frac{q V_{\text{gs}}}{\eta k T}\right)$$
其中 $q$ 为基本电荷，$V_{\text{gs}}$ 为栅源电压，$k$ 为玻尔兹曼常数，$T$ 为绝对温度，$\eta$ 为亚阈值斜率因子。亚阈值摆幅（$S$）定义为使漏极电流变化一个数量级所需的栅极电压变化量：
$$S = \eta \times \left(\frac{k T}{q} \ln 10\right)$$
厚栅氧化层器件的亚阈值摆幅通常大于薄栅氧化层核心器件，因为较厚的介质降低了栅极对沟道的电容耦合效率。在硅与介质界面保持均匀的能带匹配对于降低界面状态密度（$D_{\text{it}}$）和避免亚阈值斜率劣化至关重要。
工艺原理
在单个硅衬底上集成薄栅和厚栅氧化层需要高度协调的热氧化、光刻和湿法刻蚀步骤。传统的集成方案基于“生长-刻蚀-二次生长”工艺流程。
1. 首次热氧化生长 2. 光刻掩模与湿法刻蚀 3. 二次氧化（生长薄氧化层）
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[硅衬底] [薄氧化区] [厚氧化区] [薄氧化区] [厚氧化区]
“生长-刻蚀-二次生长”集成顺序
- 首次热氧化： 在整个活性硅衬底上生长一层高质量的热二氧化硅，作为厚栅氧化层的前体。随着热氧化层增厚，氧化剂分子必须扩散穿过已形成的氧化层并在硅界面处发生反应，从而进入扩散控制阶段 [T1]。
- 光刻： 涂覆光刻胶并进行光刻显影，形成掩模图案以保护高压I/O区域，同时暴露核心逻辑区域。
- 氧化层湿法刻蚀： 将晶圆置于湿法刻蚀化学品（如稀氢氟酸 DHF 或缓冲氧化物刻蚀液 BOE）中。暴露区的预生长氧化层被刻蚀去除至露出硅衬底，而光刻胶掩模区则保留氧化层。该湿法刻蚀过程依赖于基于时间的化学选择性，而非自动停止机制。
- 光刻胶剥离与清洗： 剥离光刻胶掩模，并执行严格的表面清洗，以去除有机残留物和微量金属污染物。
- 二次热氧化（生长）： 晶圆进行第二次热氧化。在裸露的核心硅表面生长出全新的超薄栅氧化层；与此同时，I/O区保留的氧化层下方继续发生氧化，使其厚度增加至最终目标值。
改进型双栅氧化层（MDGO）原理
使预生长的厚氧化层经历光刻、化学刻蚀和去胶工序可能引入化学损伤、表面粗糙化和污染。改进型双栅氧化层（MDGO）方案通过以下方式减轻这些影响：
- 在首次热氧化时减少初始生长厚度。
- 确保湿法刻蚀时核心区氧化层完全且均匀地清除，避免过度化学刻蚀。
- 缩短化学品接触时间，以保护厚氧化层表面及活性隔离边界的结构完整性。
湿法清洗电化学与表面粗糙度
后刻蚀清洗化学品的选择对栅氧化层完整性（GOI）有直接影响。传统的碱性清洗液如氨水-双氧水混合液（APM; $NH_4OH / H_2O_2 / H_2O$）会通过氢氧根离子（$OH^-$）缓慢刻蚀SiO2。在双栅氧化层工艺中，过度的APM处理会在暴露的厚氧化层表面引发微观腐蚀坑和粗糙化。微观尖峰会集中电力线，导致局部电场增强并引发早期介质击穿。
为防止表面粗糙化，后刻蚀清洗优先采用硫酸-双氧水混合液（SPM; $H_2SO_4 / H_2O_2$）。SPM利用强氧化反应高效分解光刻胶聚合物和有机残留物，同时不会刻蚀热SiO2，从而维持介质界面的平整度并保障优异的时间依赖性介质击穿（TDDB）可靠性。为了在氧化前确保活性区的全局平坦度，通常利用化学机械平坦化对隔离结构进行平坦化处理。
挑战与失效模式
集成多厚度栅氧化层会引入独特的结构与物理劣化机制。
局部氧化层减薄（槽化）
|
v
\ |**| / <- 多晶硅栅极
\ |**| /
======= |**| ======= <- 厚栅氧化层
[ STI ] |**| [ STI ]
=======/ / \ \=======
/ / \ \
/ [活性区] \ <- 硅衬底
STI角部氧化层减薄与槽化
双栅氧化层集成中的一个主要良率限制发生在平面活性硅沟道与浅槽隔离（STI）边缘交界处。在清除核心区氧化层的湿法刻蚀过程中，各向同性的刻蚀液会侵蚀活性区边缘暴露的STI填充氧化物。
由于三维角部几何形状加快了化学接触并集中了机械应力，STI角部的刻蚀速率高于平面沟道区。这种局部过刻蚀会在隔离角部形成物理“刻槽”或缝隙。在随后的二次热氧化过程中，局部机械应力会阻碍氧分子的扩散并减缓三维角部处的氧化动力学。结果导致二次生长的栅氧化层在STI角部显著薄于平面沟道区。当施加栅极电压时，该角部缺陷处的电场集中会导致早期击穿和寄生边缘泄漏。
表面微粗糙度与局部电场增强
不当的湿法刻蚀或清洗工序会改变介质表面形貌。不均匀的化学溶解会产生表面尖峰。当栅极电极沉积在粗糙化氧化层上时，微观尖峰会聚焦电场矢量。这种局部电场增强加速了缺陷生成，降低了击穿电荷量（$Q_{\text{bd}}$），并缩短了TDDB寿命。
寄生侧壁晶体管
在活性沟道与STI的边界处，局部能带弯曲和电场畸变会降低沟道边缘的有效阈值电压。这会形成一条不希望出现的平行导电路径，称为寄生侧壁晶体管。在亚阈值工作区，电流会在主沟道导通之前沿这些边缘路径流动，导致 $I_{\text{ds}}-V_{\text{gs}}$ 曲线出现“驼峰”异常特征。为抑制侧壁泄漏，可以通过针对性的离子注入进行沟道剖面工程，以提高边缘掺杂浓度。
电荷俘获与阈值电压漂移
将高-k金属栅（HKMG）叠层与双栅氧化层工艺结合时会引入材料界面挑战。驱动退火过程中的热预算可能引发 HfO2 等高-k薄膜的局部晶化，形成的晶界成为氧空位和金属杂质的快速扩散通道。被俘获的电荷会导致阈值电压（$V_{\text{th}}$）漂移，并通过远程库仑散射劣化载流子迁移率。
技术节点演进
随着晶体管架构从平面结构演变为三维多栅结构，双栅氧化层集成也进行了相应的调整。
平面节点 FinFET节点 纳米片节点 (GAA)
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___ ___ _ _ ==== <- 纳米片
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_____|___|___|_____ ___| |___| |___ ====
[硅衬底] [硅衬底] [硅衬底]
平面节点（28nm及以上）
在平面CMOS节点中，双栅氧化层集成依赖于标准的平面“生长-刻蚀-二次生长”顺序。核心逻辑器件使用薄栅氧化层或早期HKMG叠层，而I/O器件则依赖较厚的热氮氧化物介质。关键工程重点在于湿法刻蚀选择性、抑制STI角部槽化以及控制表面微粗糙度。
FinFET节点（14nm至7nm及以下）
向三维架构演进（如FinFET鳍片结构所述）极大地增加了双栅氧化层工艺的复杂度。将栅介质包裹在三维垂直硅鳍片周围带来了重大物理挑战：
- 三维鳍片角部应力： 在垂直鳍片上热生长厚氧化层会在鳍片顶部和底部角部产生巨大应力，导致严重的局部氧化层减薄。
- 凹槽刻蚀控制： 通过湿法刻蚀从核心鳍片上清除厚氧化层时，若要避免损伤活性硅鳍片或在狭窄鳍片间隙中留下氧化物残留，需要精确控制各向同性湿法刻蚀。
- 向ALD的转变： 为了克服三维鳍片上的热氧化局限，制造商开始使用原子层沉积的保形薄膜沉积来替代纯热生长步骤。
纳米片 / 全环绕栅极（GAA）节点
在3nm以下的全环绕栅极（GAA）纳米片器件中，栅电极完全包裹水平硅纳米片。在这种高度受限的几何空间中，集成物理厚栅氧化层构成了极大的物理瓶颈：
- 片间空间挤压： 堆叠纳米片之间的垂直间隙极其狭窄。在高压I/O器件中沉积厚氧化层可能会完全填满片间间隙，导致没有足够的空间留给功函数金属栅电极。
- 介电常数与偶极子工程： 先进GAA节点通过界面偶极子工程和可变高-k介质配方来调制阈值电压，从而在不挤占狭窄空间的前提下实现多电压工作。
相关工艺
双栅氧化层工程与先进CMOS制造中的多个核心模块工序紧密交织：
- 离子注入： 在氧化前，离子注入用于设定井剖面、沟道 $V_{\text{th}}$ 目标以及边缘抑制环，以防止寄生侧壁晶体管泄漏。
- 高-K金属栅（HKMG）集成： 现代栅极模块在界面氧化层上沉积高-k介质和金属栅叠层。先进栅极叠层采用原子层沉积（ALD）制备高-k介电层，并采用物理气相沉积（PVD）或ALD制备金属栅极薄膜 。不同核心及I/O晶体管的阈值电压调整可通过双功函数金属栅作进一步优化。
- 快速热退火（RTA）： 高温工序如快速热退火用于激活源/漏掺杂剂、修复晶格损伤并使介质薄膜热致密化，从而优化击穿特性。
- 化学机械平坦化（CMP）： 通过化学机械平坦化实现STI氧化物平坦化，可防止双栅氧化层光刻期间出现局部焦深偏差。
未来展望
随着物理尺寸逼近原子极限，传统厚氧化层生长正逐步被创新的多电压替代策略所取代：
界面偶极子工程
为了在不增加物理介质厚度的情况下调制阈值电压，先进纳米片叠层引入了超薄原子偶极子层（例如 La2O3 或 Al2O3）。这些界面偶极子能够改变能带对齐，在保持介质叠层足够薄以适应GAA间隙的同时实现多电压控制。
顺序单片三维集成（M3D）
单片三维集成将核心逻辑电路与高压I/O电路物理分离到堆叠的硅层上。高速核心逻辑在主衬底上使用薄高-k介质加工；随后利用低热预算工艺在上方制造二次活性硅层，以承载厚氧化层I/O晶体管，从而避免在单个活性平面上进行复杂的双厚度加工。
异质宽禁带材料共集成
对于高功率接口和智能电源芯片，氮化镓（GaN）或碳化硅（SiC）等宽禁带半导体正被共集成到硅平台上。宽禁带材料更高的本征临界击穿电场允许其以更薄的物理尺寸承受高电压，为先进功率-I/O共集成提供了广阔的前景。
参考来源
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379