理解半导体集成中的有源多晶硅层：物理特性、沉积与节点演进

引言

在微电子制造史上，金属氧化物半导体场效应晶体管（MOSFET）的栅电极经历了巨大的材料和结构变革。其中，由高掺杂多晶硅组成的有源多晶硅层（Active Poly Layer，简称 APL）是半导体制造中最基础的材料之一。在引入金属栅极之前，APL 作为直接位于栅极电介质上方的首要导电电极，直接调节下层晶体管沟道内的载流子浓度。

从历史角度看，早期的固态器件曾使用金属栅电极；然而，工艺上的限制迅速推动行业转向了多晶硅。多晶硅因其极高的热稳定性而成为首选材料，这使其能够承受后续的高温热处理，并能在源极和漏极区域的离子注入过程中充当自对准掩模。术语“有源（active）”旨在将该导电栅电极层与严格用于光刻图形密度优化或牺牲性替换栅极集成的伪多晶硅（dummy polysilicon）结构区分开来。理解有源多晶硅层的物理机制、沉积动力学及集成挑战，对于理解历史上的平面技术以及现代三维（3D）晶体管架构的演进至关重要。

物理与机制

有源多晶硅层的基本工作原理依赖于金属-氧化物-半导体（MOS）结构中的半导体静电学和能带理论。与在费米能级处具有连续且高态密度的纯金属电极不同，多晶硅是一种必须经过简并掺杂才能表现出金属导电性的半导体。

静电学与能带弯曲

在典型的 MOS 电容配置中，施加到栅极的电压分布在整个栅叠层上。系统的静电状态由平带电压（V_fb）控制，该电压考虑了有源多晶硅栅（ψ_g）与半导体衬底（ψ_s）之间的功函数差：

V_fb = ψ_g - ψ_s

当施加外部栅电压（V_g）时，结构上的电压平衡决定了衬底表面的能带弯曲程度（ϕ_s）以及栅氧层上的压降（V_ox）：

V_g - V_fb = ϕ_s + V_ox

这种关系决定了下层半导体表面处于积累、耗尽还是反型状态。有源多晶硅栅本身的能带结构由其晶粒的周期性势场决定，该势场决定了可用的能量状态以及费米能级相对于导带和价带的位置。通过引入施主或受主杂质，APL 的费米能级被移动到接近相应的带边，从而最大化其导电性并调节平带电压，进而调控晶体管的阈值电压。

       APL 栅极             栅氧层         衬底
   (简并掺杂)            (电介质)      (半导体)
       
       |           |           |            |
       |  /------\ |           |            | \------/ 导带
  -----|--        \|-----------|------------|--       
  - - -|- - - - - -\- - - - - -|- - - - - - |- - - - - 费米能级
       |            \          |            |
       |             \---------|------------|--------\ 价带
       |           |           |            |
  多晶硅栅          耗尽区       反型层       体衬底
  多晶硅耗尽区       电荷         电荷

多晶硅耗尽效应

使用有源多晶硅层的一个显著物理限制是多晶硅耗尽效应。尽管 APL 经过重掺杂，但与真正的金属相比，其载流子浓度仍然有限。当施加栅偏压以反转下层衬底的沟道时，电场也会穿透到多晶硅栅极内部一小段距离。该电场排斥栅介质界面附近的多数载流子，从而在有源多晶硅层内产生一个薄耗尽区（W_dpoly）。

该耗尽区充当一个与栅氧电容（C_ox）串联的额外电容元件。因此，总反型电容（C_inv）会降低，这可以模拟为有效电学氧化层厚度（T_inv）的增加：

T_inv ≈ T_ox + (ε_ox / ε_s) * W_dpoly

这种栅电容的有效变薄降低了栅极与沟道之间的场效应耦合，导致晶体管的驱动电流和跨导直接退化。

工艺原理

有源多晶硅层的制造需要对化学反应、相变和掺杂剂分布进行精确控制。沉积通常通过低压化学气相沉积（LPCVD）完成，该工艺利用热能分解前驱体气体。

化学沉积动力学

多晶硅沉积的标准前驱体是硅烷（SiH4），它在衬底表面高温下发生热解：

SiH4 (g) -> Si (s) + 2 H2 (g)

该反应具有高度的温度依赖性。在较低的工艺温度下，表面反应速率较慢，导致向非晶硅状态转变。非晶硅薄膜呈现高度无序的原子结构，没有长程周期势。相反，较高的温度增加了吸附硅原子的表面迁移率，使它们能够组织成晶粒，从而形成多晶薄膜。非晶相与多晶相之间的转变温度对反应物的分压和背景气体的存在高度敏感。

晶粒结构与掺杂原理

有源多晶硅层的电学和机械性能在很大程度上取决于其晶粒尺寸分布和晶界特性。晶界包含高密度的缺陷态和悬挂键，这些缺陷态和悬挂键充当载流子的俘获中心，阻碍电荷传输并降低薄膜的整体导电性。

为了使电阻率最小化，有源多晶硅层必须进行重掺杂。这可以通过两种主要方法实现：

1. 原位掺杂（In-situ Doping）： 在硅烷流动期间，直接向反应器中引入掺杂前驱体气体，如用于 n 型的磷烷（PH3）或用于 p 型的乙硼烷（B2H6）。在某些沉积系统中，多晶硅可以在沉积过程中进行掺杂，这一工艺被称为原位掺杂多晶硅 [T1]。这可以通过薄膜深度实现均匀的掺杂剂分布，但会显著改变沉积速率和表面形貌。
2. 离子注入（Ion Implantation）： 首先沉积未掺杂或轻掺杂的硅，随后进行高能离子轰击以引入掺杂剂。该方法允许独立优化沉积步骤和掺杂分布，但需要后续的热激活步骤。

热激活与扩散

掺杂后，需要进行高温热处理（如快速热退火）以激活掺杂剂。该热预算提供了必要的能量，使掺杂原子扩散到硅晶粒内的替代晶格位置，从而使其具有电活性。通过控制后续的热退火过程，沉积的非晶硅薄膜可以重新结晶为多晶硅，从而提高电学稳定性 。

工艺参数的相互作用会定向影响最终的薄膜特性：

• 热预算： 增加激活退火的持续时间或温度可增强掺杂剂激活并促进晶粒生长，从而减少晶界散射并将多晶硅耗尽效应降至最低。然而，过高的热预算会导致掺杂剂横向和纵向扩散，威胁到薄栅氧化层的完整性。
• 前驱体比例： 在原位掺杂中，更高的掺杂剂与硅烷流量比会增加载流子浓度，但可能导致结构缺陷或质量输运限制，从而使 APL 顶表面变得粗糙。

挑战与失效模式

将有源多晶硅层集成到亚微米制造流程中会引入几个关键的物理和化学失效模式，必须通过精细的工艺控制来加以管理。

掺杂剂穿透与栅氧化层退化

与有源多晶硅层相关的最严重的失效模式之一是掺杂剂穿透，特别是在 p 通道 MOSFET 中的硼穿透。硼原子的原子半径相对较小，在高温激活步骤中会沿着 APL 的晶界迅速扩散。

如果热预算控制不严，硼可能会穿透薄栅电介质并进入硅沟道区域。这种不期望的沟道掺杂会改变阈值电压，由于电离杂质散射导致迁移率退化，并增加栅漏电流。为了缓解这一问题，工程师通常会在栅电介质中引入氮（形成氮氧化硅阻挡层），或限制栅后工艺的热预算。

线边缘粗糙度（LER）与各向异性刻蚀

在栅极图形化过程中，必须以极高的各向异性对有源多晶硅层进行刻蚀，以产生垂直侧壁并尽量减少特征尺寸偏差。然而，由于 APL 由随机取向的晶粒组成，干法刻蚀速率会根据晶粒取向和晶界处掺杂剂的偏析情况而在局部产生变化。

这种微观结构的差异导致了线边缘粗糙度（LER）和线宽粗糙度（LWR）。较高的 LER 会导致晶体管宽度方向上沟道长度的局部变化，从而导致严重的漏极诱导势垒降低（DIBL）和亚阈值漏电流增加。为了克服这一点，先进的刻蚀技术利用钝化聚合物在刻蚀过程中保护侧壁，或者采用原子级的表面刻蚀技术，从而保持光滑的轮廓。

      理想刻蚀轮廓                    实际刻蚀（带 LER）
     
        |           |                        /    \   <- 粗糙边缘，
        |  有源多晶硅|                       | APL  |  由于不规则
        |    层     |                        \    /   晶粒刻蚀导致
        |           |                        |   |
     ===|===========|===                  ===|===|===
        |  栅氧层   |                        |   |    <- 非均匀电场
     ---|-----------|---                  ---|---|---
        |  沟道     |                        |   |    <- 局部漏电

技术节点演进

随着从平面架构向复杂 3D 结构的扩展，有源多晶硅层的作用发生了巨大演变。

平面时代（28nm 节点及以上）

在平面技术中，例如 28nm平面流程，有源多晶硅层即作为栅电极使用。然而，随着二氧化硅栅电介质的物理厚度为了保持静电控制而不断缩小，通过直接量子力学隧穿产生的栅漏电流变得不可接受。

此外，多晶硅耗尽效应成为等效氧化层厚度的一个主要组成部分，阻碍了性能的进一步提升。这一物理极限促使行业转向高 k 金属栅（HKMG）技术。

FinFET 时代（14nm 至 7nm 节点）

随着 14nm FinFET 和 7nm FinFET 节点的出现，功能性栅电极完全过渡到金属，以消除多晶硅耗尽并实现功函数调控。为了绕过与金属栅功函数相关的热不稳定问题，业界开发了栅极后制方法，即首先制作牺牲伪多晶硅栅极，随后将其替换为金属栅极叠层 。

在替换金属栅（RMG）集成方案中：

1. 沉积并图形化一个由多晶硅制成的牺牲性伪栅极，并将其用于源/漏注入和外延凸起源/漏极的自对准。
2. 沉积层间电介质并进行平坦化，以露出伪多晶硅栅的顶部。
3. 使用高选择性刻蚀剥离多晶硅，留下一个高深宽比的沟槽。
4. 将高 k 电介质和金属栅叠层沉积到沟槽中，形成最终的有源金属栅极。

这种演进突显了如何将有源多晶硅层的沉积和刻蚀工艺知识加以调整，以实现先进牺牲伪结构的制造。

相关工艺

有源多晶硅层的制造和性能与前段工艺（FEOL）中的相邻工艺步骤深度交织。

湿法清洗与表面制备

在沉积栅电介质及随后的有源多晶硅层之前，硅衬底必须不含有机污染物、颗粒和原生氧化层。这通常使用稀氢氟酸（DHF）湿法化学处理来去除原生氧化层，留下氢钝化的硅表面，确保界面高质量且缺陷态密度最低。

接触硅化

由于 APL 即使在简并掺杂时其电阻率也高于金属，因此在其上表面形成硅化物层以降低接触电阻。这是通过自对准硅化物（salicide）工艺完成的：

• 将镍或钴等过渡金属毯式溅射在图形化的有源多晶硅结构上。
• 执行快速热退火，使金属与栅极和源/漏区的暴露硅发生特定反应，形成硅化镍或硅化钴。
• 使用湿化学混合物选择性地剥离电介质表面上未反应的金属。

未来展望

尽管先进逻辑芯片已用金属取代了有源多晶硅栅，但有源多晶硅层的物理学和工艺技术正在替代架构和新兴器件应用中迎来重大复兴。

在现代 3D NAND 闪存中，存储串沟道本身就是由沉积在高深宽比存储孔内的超薄有源多晶硅层构成的。管理这些垂直多晶硅沟道内的晶界和载流子传输，是高层数存储器件面临的主要扩展挑战之一。

此外，空间原子层沉积（Spatial ALD）等新兴沉积技术正在被探索用于连续沉积有源层。与时间域 ALD 不同，空间 ALD 在空间而不是时间上分离半反应，实现了柔性电子和薄膜晶体管高均匀性薄膜的高吞吐量沉积。这些创新确保了有源多晶硅层的科学将继续在未来几十年里推动半导体制造向前发展。