先进接触金属化：硅化钴 (CoSi₂) 的物理原理与集成

引言

随着集成电路的微缩化深入到亚微米制程，源极、漏极和栅极处的寄生电阻成为限制器件性能的主要瓶颈。为了应对这一挑战，半导体工业采用了自对准硅化物（salicide）工艺，通过选择性地将暴露的硅表面转换为高导电性的过渡金属硅化物。在自对准硅化物工艺中，将暴露的硅表面转换为硅化物可最大程度地减小接触与沟道之间的寄生串联电阻分量 [T2]。

在各种硅化物中，硅化钴（主要以稳定的 CoSi₂ 相存在）已成为超大规模集成电路（ULSI）应用中的首选材料。硅化钴最初是为了克服硅化钛 (TiSi₂) 的微缩限制而开发的，它结合了低体电阻率、优异的化学稳定性以及与先进微电子工艺的兼容性。

与硅化钛不同——硅化钛会受到严重的“窄线效应”影响，即由于成核限制导致其电阻在亚微米特征尺寸上急剧增加——硅化钴的薄层电阻几乎不依赖于线宽。此外，在其固态形成反应过程中，钴作为主要的扩散物质。这种空间扩散特性显著减少了硅化物在氧化物或氮化物间隔层结构下的横向侵蚀，从而降低了栅极与源/漏极区域之间发生电短路的风险。因此，了解硅化钴的物理机制、工艺依赖性及集成挑战对于现代半导体制造至关重要。

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物理与机制

硅化钴的形成受固态扩散、相变热力学和界面动力学的支配。当金属钴沉积在单晶硅衬底上并施加热能时，在吉布斯自由能最小化的驱动下会发生一系列固相反应。

相变序列

钴-硅 (Co-Si) 二元系统在热处理过程中会依次形成三个相：

1. 硅化二钴 (Co₂Si): 这是当钴原子开始扩散到硅晶格中时，在较低温度下首先成核的相。
2. 硅化钴 (CoSi): 随着温度升高或反应时间延长，薄膜完全转化为中间态的硅化钴相 (CoSi)，其电阻率较高。
3. 二硅化钴 (CoSi₂): 在高温下，硅化钴相与剩余的硅反应，形成热力学稳定且高导电性的二硅化物相 (CoSi₂)。

最终 CoSi₂ 相的晶体学特性与硅衬底高度兼容。CoSi₂ 具有立方萤石晶体结构，其晶格常数与硅非常接近，这使得外延或近外延生长界面能够表现出低界面能和高热稳定性。

扩散动力学与硅消耗

在 CoSi₂ 的形成过程中，原子扩散机制至关重要。在 Ti-Si 系统中，硅是主要的扩散物质，这经常导致硅原子从有源区迁移到周围的电介质侧壁中，从而引起横向侵蚀。相反，在硅化钴系统中，钴是形成低温相时的主要扩散物质，而硅扩散仅在最终向二硅化物相转变时才变得显著。这限制了横向硅化，从而允许更紧密的对齐余量。

然而，CoSi₂ 的化学反应需要消耗大量的硅。每沉积单位厚度的钴，都需要消耗更大等效厚度的底层硅衬底来形成稳定的二硅化物相。如果该反应未得到严格控制，硅化物界面前沿可能会深入源/漏极结区，导致严重的结漏电和二极管退化。

宽禁带半导体应用

硅化钴的物理特性也延伸到了碳化硅 (4H-SiC) 等宽禁带材料。当钴在高温下与 4H-SiC 反应时，它会选择性地与碳化硅晶格中的硅成分反应，形成 Co₂Si 和 CoSi 的混合相。

这种金属化改变了界面处的肖特基势垒高度。在高掺杂 n 型 4H-SiC 衬底上，高温热处理驱动了耗尽势垒的变薄，使得载流子能够通过热电子场发射和场发射进行传输，从而形成稳定的欧姆接触。在 p 型衬底上，费米能级钉扎效应维持了较高的势垒高度，即使在高温处理后仍能保持整流（肖特基）接触特性。

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工艺原理

硅化钴的性能、相纯度和形貌很大程度上取决于在沉积和退火过程中关键工艺参数的方向性调节。

磁控溅射沉积

初始钴薄膜通过物理气相沉积 (PVD)，即磁控溅射进行沉积。由于钴是强铁磁性材料，这带来了一个独特的工程挑战。铁磁靶材倾向于捕获并短路所施加的磁场，从而阻止磁通量穿透进入等离子体腔室。这抑制了磁控效应，降低了等离子体约束并降低了溅射速率。

为了克服这一点，工程师使用高透磁率 (PTF%) 靶材。增加 PTF% 方向性地增加了靶表面的磁通密度，降低了放电阻抗，提高了等离子体电离效率，并增强了沉积速率和薄膜均匀性。

[低 PTF% 靶材]  --> 限制磁通量 --> 高阻抗 --> 薄膜不均匀
[高 PTF% 靶材] --> 最大化磁通量 --> 低阻抗  --> 薄膜平整且均匀

快速热处理 (RTP)

将沉积的钴薄膜转化为低电阻率 CoSi₂ 的过程通常采用两步快速热处理 (RTP) 方案：

• 第一步退火 (RTP1)： 在中等温度下进行，该步骤促进钴与硅的固态反应，形成中间态 CoSi 相。温度必须足够高以启动互扩散，但又需足够低以防止过度的硅消耗和横向侵蚀。
• 选择性化学刻蚀： 在 RTP1 之后，使用选择性湿法刻蚀（通常使用酸性混合液）去除电介质隔离区域（例如间隔层氧化物或浅槽隔离）中未反应的钴，且不腐蚀刚形成的硅化物。
• 第二步退火 (RTP2)： 在较高温度下进行，该步骤驱动相变，从高电阻率 CoSi 相转变为低电阻率 CoSi₂ 相。如果 RTP2 期间的温度过低，转变将不完全，会留下高电阻率的残留单硅化物相。相反，如果温度过高，则会引发薄硅化物膜的热团聚。

脉冲激光退火

随着器件尺寸微缩，传统的快速热退火 (RTA) 处理难以应对超浅结狭窄的工艺窗口。先进集成工艺利用短脉冲激光退火来实现选择性的固相硅化，同时严格控制热预算。

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挑战与失效模式

在亚微米技术中实施硅化钴涉及多种会导致器件良率和性能下降的物理和化学失效模式。

工艺偏差                          物理机制                         电学失效模式
----------------                          ------------------                         ---------------------
过度热预算 ---------> 热团聚 / 钉扎 ---------> 薄层电阻激增
过度硅消耗 ---------> 深结穿通 --------------> 结漏电 / 二极管短路
低温 / 低激光能量 -> 相变不完全 --------> 高接触电阻 (CoSi 残留)

热团聚

CoSi₂ 薄膜在高温下热力学不稳定。当在硅化后步骤（如金属间电介质沉积和固化）中受到过度的热预算时，硅化物膜倾向于团聚。在表面和界面自由能降低的驱动下，连续薄膜会断裂，形成孤立的岛状物并暴露下方的硅衬底。这种形貌退化会导致薄层电阻和接触电阻的巨大峰值。

结漏电与浅结损伤

由于 CoSi₂ 的形成会消耗大量下方硅，将该材料与浅源/漏极结集成是一项重大挑战。如果初始钴层过厚或热预算过高，硅化物界面可能会耗尽整个结深。这种冶金结的物理穿透使得高导电性的硅化物直接接触反向掺杂的衬底，从而导致严重的结漏电流和器件失效。

残留高电阻率相

如果 RTP2 步骤的热预算（或脉冲激光退火的能量密度）不足，从单硅化物到二硅化物的相变将不完全。残留 CoSi 的存在（其电电阻率高于稳定的 CoSi₂ 相）会阻碍接触达到预期的低电阻，从而降低晶体管的电流驱动能力。

机械应力与界面粗糙度

硅化钴、硅衬底与周围电介质间隔层之间热膨胀系数的差异，会在高温加工过程中产生巨大的机械应力。这种应力可能导致缺陷产生、位错形成和界面粗糙度增加。不平整的硅化物/硅界面会导致局部电场集中，这会降低局部的结击穿电压并损害栅极电介质的可靠性。

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工艺节点演进

硅化钴的采用与适应反映了历史上向更小、更快、更节能器件的推进，跨越了平面与三维架构。

深亚微米平面架构

在早期的深亚微米平面 MOSFET 世代中，接触处的串联电阻成为关键瓶颈。硅化钴成为接触硅化的标准材料，由于其对窄线效应的免疫力，取代了硅化钛。其自对准工艺利用两步 RTA 工艺结合选择性湿法剥离化学品，确保了栅极和源/漏极区域的低薄层电阻。为了防止在特定区域发生硅化，在钴沉积前会对 硅化阻挡层 (SAB) 氧化物进行图案化。

随着平面技术演进至如 28nm 平面工艺 等先进节点，接触微缩需求促使引入了镍基硅化物（如 NiPtSi），以进一步减少硅消耗和降低热预算限制。

向 3D FinFET 架构的过渡

随着向如 14nm FinFET 等三维架构的过渡，硅化物集成必须适应高度非平面的几何结构。在高深宽比 3D 鳍片上均匀溅射接触金属需要优化靶材 PTF% 以及先进的准直器或离子化 PVD 技术，以确保鳍片侧壁的共形覆盖。

极窄的硅鳍片极大地限制了硅化物反应所需的硅体积。在此类小体积上过度的硅消耗有耗尽整个鳍片的风险，从而导致结构空洞和严重的电学开路失效。因此，业界严格优化了热预算，转向超短 RTA 步骤或激光退火以控制反应前沿。

10nm 以下架构与先进接触微缩

在如 7nm FinFET 及更先进节点，接触尺寸缩小至 10nm 以下的规模。在这些尺寸下，传统过渡金属硅化物遇到了物理微缩极限。极薄的薄膜变得极易受到热团聚的影响，且接触电阻开始由界面肖特基势垒而非体硅化物电阻所主导。

为了维持微缩，先进架构转向硅化镍铂 (NiPtSi) 并结合直接钴插塞接触和基于钌的金属化方案。此外，为了优化正面布线密度，先进架构开发了背面供电网络 (BSPDN)，直接从晶圆背面将接触结构连接到源/漏极区域。

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相关工艺

硅化钴的成功集成需要与多个相邻的前段工艺 (FEOL) 和中段工艺 (MOL) 步骤进行无缝协调。

[光刻与接触孔刻蚀] 
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          ▼
[预清洗 / HF 浸泡] ──> 去除自然氧化层
          │
          ▼
[PVD 钴溅射] ──> 高 PTF% 靶材磁控溅射
          │
          ▼
[RTP1 退火] ──> 形成中间态 CoSi 相
          │
          ▼
[选择性湿法清洗] ──> 剥离未反应的钴 (SPM/HPM)
          │
          ▼
[RTP2 退火] ──> 转化为低电阻率 CoSi2 相
          │
          ▼
[金属间电介质] ──> USG/PSG 沉积

光刻与刻蚀

在钴沉积之前，必须对接触孔进行图案化并通过电介质层刻蚀。在先进光刻中，应用了底部抗反射涂层 (BARC) 以控制光反射并防止驻波缺陷。这确保了接触孔被精确定义，防止了可能导致硅化物桥接到相邻结构的对齐误差。

表面预清洗

在钴溅射之前，必须彻底去除暴露的硅接触区域上的任何自然氧化层 (SiO₂)。由于氧化层充当扩散屏障，即使是一层薄薄的自然氧化层也会抑制钴与硅之间的固态反应，导致硅化不完全或接触电阻过高。用硅化物覆盖有源区可在硅化物与底层硅之间提供更大的接触面积，从而降低净接触电阻 [T1]。

湿法化学清洗 / 选择性剥离

在第一步低温快速热处理 (RTP1) 之后，必须选择性地去除未反应的钴。这是通过湿法化学清洗工艺完成的。配制如硫酸-过氧化氢 (SPM) 或盐酸-过氧化氢 (HPM) 的混合液，旨在氧化并溶解电介质氧化物/氮化物隔离表面上未反应的金属钴，同时保持接触孔中已反应的 CoSi 薄膜完整。

金属间电介质隔离

一旦在 RTP2 期间形成了低电阻的 CoSi₂ 相，该结构便被封装在金属间电介质层中。沉积如未掺杂硅酸盐玻璃 (USG) 或磷硅玻璃 (PSG) 等材料，以绝缘接触点并为随后的金属布线层提供平整表面。这些电介质沉积的热预算必须严格管理，以防止下方的薄硅化钴膜发生热团聚。

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未来展望

随着半导体行业向纳米片场效应晶体管、分叉片 (forksheet) 晶体管和 3D 互补金属氧化物半导体 (CMOS) 配置推进，接触金属化的作用在不断演变。

超快激光处理

为了将接触形成的热预算与浅结扩散完全解耦，超快激光退火正受到关注。施加短脉冲激光可以实现接触界面的局部加热。这种方法在保持晶圆整体温度较低的同时，驱动了向低电阻 CoSi₂ 相的相变，从而防止了浅结中掺杂剂的去活化。

背面接触方案与 3D 集成

背面接触结构的实施是先进微缩中的重大范式转换。通过将供电路径分配至晶圆背面，正面完全保留用于信号布线。使用专用占位结构设计这些接触点，可以获得更宽的接触轮廓，从而增加与源/漏极区域的接触面积，并缓解接触电阻问题。

新型衬底共集成

除硅之外，硅化钴在基于碳化硅及其他宽禁带衬底构建的新兴高功率和高频电子器件中展现出潜力。完善钴在这些衬底上的高温固相反应，将实现低电阻自对准接触，简化下一代功率器件的工艺集成。

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