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第一层通孔(V1):连接相邻布线层

第一层通孔通过层间介质中的开口连接相邻布线层。集成包含图形化、刻蚀、清洗及后续金属化;衬里与填充材料取决于布线方案。所链接 40nm 流程明确命名 Via 1 图形与刻蚀步骤,但仅凭这些标签无法确定特定填充金属。

第一层通孔在流程中的作用位置

免费 40nm 流程总览命名 VIA 1 - Photo、ILD 1-2 Oxide Etch V1与 ILD 1-1 SiCN Etch V1。这些步骤直接证明第一层通孔开口;选定的学习路线停在尚未核实衬里或填充工位之前。

Process checkpoint · 工艺坐标

40nmV1Step 164
工艺截面示意图 · 40nm BSI CMOS Image Sensor · 步骤 164

理解 VIA 1 - Photo 的工艺作用

查看定义通孔开口的 Via 1 光刻工位。

与「第一层通孔(V1):连接相邻布线层」相关的流程位置:40nm BSI CMOS Image Sensor · V1 · Step 164

  1. 1. VIA 1 - Photo
  2. 2. ILD 1-2 Oxide Etch
查看这一步的工艺作用账户访问范围在步骤页确认

物理与机制

通孔通过已图形化的介质开口,在相邻布线层之间传导电流。连接电阻与可靠性取决于开口几何、暴露的下层导体、后续衬里和填充材料以及它们的界面 [T1]。所链接的 Via 1 步骤展示图形化与刻蚀,未确定最终填充化学。

工艺原则

  • 核实落点:套刻、停止层去除和清洗都会影响与下层布线的电连接。
  • 区分开口与填充:可见的 Via 1 光刻与刻蚀步骤证明图形化开口,不能证明衬里连续性或选用的金属。
  • 评估完整连接:几何、界面及材料选择共同影响电阻与可靠性 [T1]。
  • 限定 CMP 结论:某些互连方案会抛光填充层;BEOL CMP 研究说明相关集成问题 [P1],但所选 Via 1 步骤没有展示 V1 抛光结果。

失效模式

套刻偏差、介质去除不完全、落点残留、衬里不连续或填充不全,可能抬高电阻或形成断路。需要结合检查和电学量测判定具体机制;可见的光刻与刻蚀步骤不能诊断后续填充或可靠性失效。

从原理到量产流程

Via 1 开口需要光刻和介质刻蚀;是否另开停止层以及落点清洗方式取决于实际叠层。后续金属化取决于选用的互连方案。免费 40nm 流程总览核实 VIA 1 - Photo、氧化物刻蚀及 SiCN 刻蚀。选定路线不能确定后续填充金属。

节点演进

开口缩小时,衬里可用空间可能变少,套刻、覆盖和界面控制更重要。这一趋势无法指定所有节点统一的 Via 1 填充金属或失效模式。

相关工艺

相邻操作可参见干法刻蚀、化学机械平坦化及后道工序。器件接触与金属层间通孔属于不同连接。

未来展望

新的套刻与金属化方案仍须证明落点洁净、导体连续及界面可靠。需要具体叠层证据,可见的 Via 1 开口图像不足以证明这些结果。

参考来源

[P1] 论文2013

BEOL Cu CMP Process Evaluation for Advanced Technology Nodes

K. Tanwar, D. Canaperi, M. Lofaro, W. Tseng, R. Patlolla, C. Penny et al.

DOI: 10.1149/2.042312JES

[T1] 教科书2000

Silicon VLSI Technology - Full

James D. Plummer, Michael D. Deal, Peter B. Griffin

Silicon VLSI Technology · ISBN 978-0130850379

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常见问题

芯片里的第一层通孔(V1)是什么?
相邻布线层之间的竖向开口。所链接 40nm 步骤证明 Via 1 图形和刻蚀,不能证明钨填充。
通孔为什么会失效?
套刻偏差、落点残留、介质去除不全、衬里不连续或填充不全,都可能抬高电阻或造成断路。所展示的 Via 1 开口步骤不能诊断后续是哪一种失效。
通孔里的衬里是干什么的?
衬里可能改善附着或限制扩散,具体取决于互连材料。其作用与连续性须针对实际布线叠层核实;所链接的光刻与刻蚀步骤不能证明。

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