引言
在现代集成电路中，微缩晶体管密度需要大幅缩小器件几何形状与互连尺寸。连接制造有源硅晶体管的前道（FEOL）与在芯片上传输信号的后道（BEOL）金属布线之间的界面被称为线中（MOL）区域。在 MOL 方案中，局部通孔（通常被称为 V0）发挥着至关重要作用，作为将局部接触结构连接至第一层金属化层的主要垂直互连。总体而言，局部互连代表金属化层级结构中最底层的互连 [T1]。
V0 局部通孔直接位于器件接触沟槽和栅极电极之上，作为电流传输和信号交换的关键路径。从历史上看，接触方案是直接落盘在平面源极、漏极和栅极区域上的简单垂直塞子。然而，随着行业从平面晶体管过渡到复杂的三维结构（例如芬氏场效应晶体管，FinFET），布线布局需要专门的中介互连层来管理紧密的金属间距并降低寄生电阻。
如果没有经过优化的局部通孔层，栅极间距的微缩将受到套刻容差和光刻分辨率的严重限制。此外，非易失性存储器布局依赖于相对于连续栅极和分段栅极的精确垂直通孔放置，以控制电气编程路径。理解控制局部通孔的物理、化学和电气原理对于现代半导体工艺工程至关重要。
Process map · 流程地图
物理与机制
局部通孔的设计和集成受到跨接触界面的载流子传输、与相邻结构的静电耦合以及周围隔离氧化物的介电可靠性的制约。
接触电阻与肖特基势垒物理
在局部通孔堆栈的底部，金属接触必须与金属栅极或掺杂半导体区域（源极/漏极）形成界面。金属-半导体界面自然形成肖特基势垒，这给迁移载流子带来了能量障碍。根据热发射理论，该势垒限制了载流子的注入，导致纳米级器件的接触电阻（Rc）过高。
为了克服这一困难，半导体工艺利用了量子力学隧穿效应。通过在有源硅区域引入高浓度掺杂剂，肖特基势垒的耗尽区宽度被大幅缩小。当势垒变得足够薄时，载流子传输机制从越过势垒的热发射转变为穿过势垒的场发射（量子隧穿），从而指数级降低接触电阻。
这种行为直接影响金属-氧化物-半导体场效应晶体管（MOSFET）的线性区漏源电流（Ids），建模如下：
Ids = (W / L) · Q_inv · µ_ns · V_ds
其中 W 和 L 分别为沟道宽度和长度，Q_inv 为反转层方块电荷密度，µ_ns 为电子表面迁移率，V_ds 为漏源电压。在该传输模型中，来自 V0 接触极或局部通孔的寄生电阻会降低沟道承受的有效 V_ds，从而抑制晶体管的驱动电流和开关速度。
静电耦合与亚阈值行为
随着局部通孔放置得越来越靠近栅极电极，寄生电容会增加。这种寄生电容耦合会劣化晶体管的亚阈值特性。当栅源电压（V_gs）低于阈值电压（V_t）时，亚阈值电流（Ids）遵循：
Ids ∝ exp(q · V_gs / (η · k · T))
其中 q 为电子电荷，k 为玻尔兹曼常数，T 为绝对温度，η 为亚阈值斜率因子。决定晶体管关断效率以最小化静态功耗的亚阈值摆幅（S）与热电压和亚阈值斜率因子成正比：
S = η · (k · T / q) · ln(10)
如果由于物理距离过近或介电隔离不足导致局部通孔与栅极产生过度的电容耦合，亚阈值斜率因子 η 将会增大，劣化开关陡峭度并推高关态漏电流（I_off）。
此外，周围栅极堆栈的相对功函数和平带电压（V_fb）可能会受到局部通孔金属化诱导的扩散或应力场的扰动。平带电压由栅极与半导体衬底之间的功函数差定义：
V_fb = ψ_g - ψ_s
其中 ψ_g 和 ψ_s 分别为栅极和半导体的功函数。如果局部通孔工艺引发机械应力或界面缺陷，相邻沟道的能带对齐和表面电位将发生偏移，导致阈值电压漂移。
界面钝化与介质可靠性
为了将局部通孔与栅极电极隔离开来，需要沉积超薄介质衬垫和间隙壁（Spacer）。这些介质容易产生缺陷，特别是氧空位和陷阱态。在高电场作用下，这些空位会形成导电通道，导致陷阱辅助隧穿和早期介电击穿。
为了抑制缺陷驱动的漏电流，工艺中采用了氮或碳掺杂来钝化空位。氮的引入可以形成稳定的复合体或替代氧空位，将陷阱态移出介质禁带。这种钝化对于保持低漏电以及维持 V0 通孔塞旁边的高-k金属栅（HKMG）系统的可靠性至关重要。
存储单元中的布局级集成
局部通孔的物理布局还决定了高密度阵列架构（如抗熔丝存储单元）的功能。在这些布局中，连续栅极与跨越有源硅区域的分段隔离栅极结构组合在一起。
[ Metal 1 布线层 ]
|
[ V0 通孔 ] <-- 局部通孔 (关键对准)
|
[ 导电片段结构 ]
/ \
[ 有源区 1 ] [ 有源区 2 ]
V0 通孔被战略性地放置在有源硅沟道之间的导电片段上方，以传输高编程电流，而不会重叠和损伤有源晶体管沟道。在编程事件期间，通过 V0 局部通孔施加的高电压会诱导局部的介电击穿，将高电阻路径转变为低电阻永久通路。这展示了局部通孔如何直接控制集成存储网络中的局部电场。
工艺原理
制造局部通孔层需要一系列高精度的单元工艺，在良率、接触电阻和可靠性之间取得平衡。主要步骤包括介质沉积、光刻、异向性干法刻蚀、接触金属化以及化学机械抛光（CMP）。
[MOL 层间介质沉积]
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[光刻制程 (EUV)]
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[各向异性干法刻蚀] --> (需要对硅化物/栅极具有高选择性)
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[保形阻挡层/衬垫沉积] --> (通过 ALD 优化)
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[金属填充 (W, Co, Ru)]
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[MOL CMP 平坦化] --> (为 BEOL 提供平整表面)
各向异性干法刻蚀选择性
定义局部通孔的第一步是在干法刻蚀腔室中使用基于氟或氯的等离子体化学作用刻蚀穿过层间介质（ILD）的接触孔。必须精确调谐各向异性离子轰击与化学气体比例：
- 偏压功率调制增加了垂直离子能量，增强了高高宽比通孔的各向异性形貌控制。
- 过于激进的偏压功率会降低刻蚀选择性，导致下层硅化物或栅极盖层受到侵蚀，从而破坏结区。
- 聚合气体混合物（如 CF₄ / C₄F₈ / Ar）在通孔侧壁沉积保护性聚合物钝化层，抑制横向刻蚀并维持紧密的关键尺寸（CD）。
金属化填充的保形性
一旦打开 V0 接触孔，就必须内衬扩散阻挡层并填充导电金属。虽然在成熟制程中通过化学气相沉积（CVD）沉积钨（W）是标准做法，但尺寸微缩带来了填充限制：
- 转向原子层沉积（ALD）用于阻挡层（例如氮化钛或氮化钽）可提供极高的阶梯覆盖率和保形性，确保极为狭窄的高高宽比通孔获得连续的扩散阻挡层。
- 对于主体金属填充，采用 ALD 或优化的 CVD 使用钨前驱体或有机金属钴/钌化合物能够实现自底向上的填充，同时减轻键孔空洞的形成。
热预算与退火动力学
沉积后热退火对于降低主体金属电阻和钝化缺陷至关重要：
- 提高退火温度可促进局部通孔金属内部的晶粒生长，从而减少晶界电子散射并降低主体电阻率。
- 热预算还促使钝化物种（如氢或氮）迁移至介质界面，钝化悬挂键。
- 过高的热预算会导致有源硅区域中的掺杂剂去激活，或引起通孔底部的金属硅化物集聚，从而导致接触电阻陡增。先进制程采用快速热退火（RTA）来严格控制热动力学。
挑战与失效模式
随着局部通孔的进一步缩小，结构和电气失效模式变得日益普遍。主要挑战包括接触电阻陡增、栅极至接触极短路以及电迁移。
接触电阻（Rc）陡增与空洞
随着 V0 局部通孔物理直径的缩小，高宽比急剧增加，使通孔底部对表面准备和金属填充机制高度敏感：
- 预清洗局限：如果在金属沉积之前未能完全清除接触孔底部的原生氧化物或有机残留物，就会留下一层高电阻界面层，阻止低阻接触并引发 Rc 陡增。
- 封口空洞：在主体金属沉积期间，如果通孔顶部过早封口，就会在插塞内部夹杂键孔空洞。这种导电截面积的减小会同时增加名义电阻和局部电流密度。
栅极至接触极短路（套刻偏移）
由于 V0 局部通孔位于相邻栅极电极之间，光刻过程中的任何横向对准误差（套刻误差）都会导致通孔图案部分落盘在栅极隔离间隙壁或栅极自身上。
正常对准: 对准偏移 (套刻偏差):
[栅极] [V0] [栅极] [栅极][V0][栅极]
|| | || || / ||
|| [S/D] || ||/[S/D] || <-- 直接短路
当刻蚀通孔时，这种对准偏差会导致等离子体击穿薄间隙壁，从而在接触插塞与栅极电极之间造成直接的物理和电气短路。即使避免了直接短路，V0 通孔与栅极之间物理距离的缩短也会增强局部电场，加速时变介质击穿（TDDB）。
电迁移与化学机械抛光
局部通孔在工作期间承受极高的电流密度。高电流密度会将动量从导电电子转移到金属原子上，驱动原子沿着电子流动方向迁移。电迁移会导致材料在通孔一端堆积（形成挤出短路），并在另一端形成空洞（导致开路）。
金属填充后的平坦化需要可控的抛光选择性。抛光研究表明，金属对衬垫的刻蚀或抛光选择性是图案密度的函数，包括线宽和间距 [P1]。
技术制程演化
局部通孔的设计、放置和冶金在各个技术节点发生了显著演变。
28nm 节点：平面简化
在 28nm 平面节点，晶体管拓扑结构是平坦的。接触方案直接而简单：
- V0 通孔是直接落盘在源极/漏极区域相对较大的平面硅化物上，或直接落盘在多晶硅栅极电极上的垂直插塞。
- 套刻裕量足够宽，常规单次曝光光刻即可完成图案化，无需复杂的自对准方案。
- 钨几乎专门用作接触插塞，并结合钛/氮化钛阻挡层。
14nm 节点：FinFET 与 MOL 架构革新
随着 14nm FinFET 节点的引入，晶体管几何形状转变为从衬底立起的 3D 鳍片，使接触拓扑结构复杂化：
- 行业引入了正式的线中（MOL）布线方案。
- 接触极被拆分为落盘在有源区上的沟槽接触（CA）和栅极接触（CB）。
- V0 局部通孔作为垂直连接器引入，落盘在这些 CA 和 CB 沟槽上，将紧密的 3D 布局转换为平面网格。
7nm 节点及更先进节点：自对准接触与新型材料
在 7nm 节点及以下，栅极与接触沟槽之间的物理间距逼近了光刻系统的套刻极限：
- 为了防止灾难性短路，集成方案采用了自对准接触（SAC）工艺。凹陷的高-k金属栅被盖上一层高抗刻蚀介质（如氮化硅）。当刻蚀局部通孔时，该介质盖层充当物理屏蔽，将刻蚀引导至接触沟槽中。
- 随着通孔直径缩小，钨阻挡层的阻值开始主导整体接触电阻。在微缩互连结构中，采用钴或其他低电阻金属预填充通孔是高度所需的，以降低通孔电阻并改善铜填充裕量 。先进节点引入了钴（Co）和钌（Ru）进行 V0 填充，从而实现减少阻挡层厚度或直接流平的工艺。
相关工艺模块
局部通孔的集成依赖于与相邻工艺模块的紧密耦合：
- 干法刻蚀：利用对下层硅化物和介质盖层具有高选择性的各向异性等离子体化学作用，定义 V0 通孔形貌、深度和关键尺寸。
- 化学机械抛光：去除多余的接触金属，精准停止在层间介质层上，为后续 BEOL 第一层金属沉积提供平整表面。
- 原子层沉积：在大高宽比接触孔内沉积超薄、高度保形的阻挡层薄膜（例如 TiN、TaN）。
- 高-K金属栅：构成 CB 局部通孔接触的栅极堆栈，需要严格控制刻蚀以保护脆弱的高-k 栅极介质。
- 铜双达马辛工艺：在平坦化的 V0 MOL 层之上构建上层 BEOL 互连层（M1、V1 等）。
未来展望
随着半导体行业跨越 3nm 节点并从 FinFET 过渡到全环绕栅极（GAA）纳米片架构，局部通孔工程正在经历又一次重大范式转变。
背面电源传输网络（BSPDN）
为了减轻前道金属化层中的电源网格拥堵和 IR 压降，先进架构将电源分配线从晶圆正面转移到背面。背面电源传输需要制造穿越整个薄硅衬底的“背面 V0”通孔，精确落盘在晶体管源极/漏极接触极的底侧。这改变了 MOL 工艺顺序，需要高精度晶圆键合、薄衬底 CMP 和高高宽比硅刻蚀。
无阻挡层纯钌与钼
为了防止狭窄通孔中接触电阻发生指数级陡增，集成研究聚焦于纯钌（Ru）和钼（Mo）等无衬垫金属。由于这些金属具有低主体电阻率且与周围介质的相互扩散有限，它们允许减少或无需高电阻阻挡层即可进行填充，从而在 sub-2nm 节点最大化有效导电体积。
参考来源
BEOL Cu CMP Process Evaluation for Advanced Technology Nodes
K. Tanwar, D. Canaperi, M. Lofaro, W. Tseng, R. Patlolla, C. Penny et al.
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379