工程化第二PMD层：物理原理、工艺集成与先进节点微缩

引言

在半导体互连制造的分层结构中，位于有源器件端与第一金属互连层之间的介电叠层，既起到电隔离屏障的作用，又为后续金属化工艺提供了结构基础。第二预金属介电（PMD）层——常简称为 PMD2——在此叠层中占据关键位置，位于第一 PMD 层（通常是一层薄薄的表面钝化膜）之上，以及容纳互连布线的层间介电（IMD）层之下。与主要优化用于半导体-介电边界界面钝化和缺陷减少的第一 PMD 层不同，第二 PMD 层专为体介电隔离、高压端之间的电容去耦以及在接触孔形成前实现机械平坦化而设计。

PMD2 的重要性在功率器件和宽禁带半导体技术（如氮化镓（GaN）高电子迁移率晶体管（HEMT））中尤为突出，在这些器件中，源极和漏极端在开关瞬态期间电压摆幅可能很大。在这些应用中，第二 PMD 层必须在工作于差异极大的电势的端子之间提供稳健的介电隔离，同时最大限度地减少寄生电容耦合，因为后者会降低开关速度和效率。此外，由于必须通过 PMD2 刻蚀接触孔以到达下方的端子（不同接触类型的横向尺寸通常差异显著），该层的刻蚀选择性、应力特性和台阶覆盖行为直接决定了接触电阻、漏电可靠性以及整体器件良率。

超越 III-N 器件，控制 PMD2 设计和集成的原理也延伸至 CMOS 逻辑、模拟和混合信号平台。随着技术节点从 28nm 的平面 MOSFET 几何结构缩放到 14nm 和 7nm 的 FinFET 架构，对 PMD2 叠层的要求日益严苛：更薄的层厚度、更低的介电常数、对接触关键尺寸更严格的控制，以及与日益受限的热预算兼容性，所有这些因素共同使 PMD2 工程成为一个不容小觑的集成挑战。本文探讨了第二 PMD 层的物理机制、工艺原理、失效模式及其演进轨迹，为半导体工程师和学生理解和优化这一关键工艺模块提供了严谨的基础。

物理与机理

介电隔离与电容去耦

第二 PMD 层的基本物理作用是为处于不同静电势的导电端子提供高阻抗电隔离。当两个端子——例如 GaN FET 中的源极和漏极——被介电介质隔开时，它们之间的电场由泊松方程决定，该方程将静电势的空间变化与局部空间电荷密度联系起来。在理想介电体中，缺乏自由载流子意味着位移场完全由材料的介电常数和施加的电势差决定。被厚度为 t、介电常数为 ε 的介电体隔开的两个平行电极之间的单位面积电容与厚度成反比，与介电常数成正比，这意味着更厚、κ 值更低的 PMD2 薄膜能产生更低的寄生电容。

然而，实际情况在真实集成中更为复杂。第二 PMD 层并非分隔两个无限大的平行板；相反，它必须容纳具有不同横向尺寸的三维接触开口，从而产生边缘场，贡献额外的电容耦合。此外，PMD2 材料本身的介电常数取决于其键合结构、密度和成分。例如，氮化硅（SiN）的介电常数高于二氧化硅（SiO₂），这意味着全 SiN 的 PMD2 提供出色的台阶覆盖和防潮性能，但代价是更高的寄生电容。这种权衡推动了复合或分层 PMD2 叠层的使用，其中薄 SiN 衬垫提供粘附和阻挡性能，而较厚的 SiO₂ 体层则最小化电容。

保形沉积与台阶覆盖物理

第二 PMD 层必须保形地沉积在底层形貌之上，包括栅极结构、场板边缘以及第一 PMD 层的表面特征。保形性由前驱体传输到衬底表面与表面反应动力学之间的相互作用决定。在等离子体增强化学气相沉积（PECVD）中，等离子体中产生的反应性自由基扩散到衬底表面并吸附，在那里发生化学反应形成介电薄膜。台阶覆盖——即侧壁上的薄膜厚度与水平表面上的薄膜厚度之比——取决于前驱体的平均自由程、粘附系数以及被覆盖特征的纵横比。

高密度等离子体（HDP）沉积通过同时沉积和溅射材料来改善台阶覆盖和缝隙填充能力，这一过程有时被称为“沉积-刻蚀”。来自等离子体的入射离子物理地溅射直接暴露于离子轰击的表面（水平表面和特征底部）上的材料，而免受离子通量照射的表面（侧壁）则保留更多沉积的薄膜。由于离子主要通过物理过程而非化学过程进行刻蚀，因此这种刻蚀的选择性会较低 [T1]。这种差异性的去除自然地平坦化薄膜并改善高纵横比特征中的填充。离子-表面相互作用的物理过程——能量传递、动量交换和溅射阈值能量——直接决定了沉积薄膜的平坦化效率和残余应力状态。

应力工程与热失配

第二 PMD 层的机械应力状态来源于三个贡献：来自沉积过程的内禀应力（取决于离子轰击能量、气体化学性质和衬底温度）、来自介电体与底层材料之间热膨胀系数（CTE）失配的热应力，以及来自后续工艺步骤（如接触刻蚀和金属化）的外在应力。在 PECVD SiN 薄膜中，内禀应力可以是拉伸应力或压缩应力，具体取决于沉积物种与溅射物种的比例，而该比例又由沉积过程中的射频功率和压力控制。

在 III-N 器件中，热失配应力变得尤为重要，因为硅衬底上的 GaN 外延层已经承受了来自生长过程的显著残余应力。当厚的 PMD2 层在高温下沉积然后冷却时，介电体与 GaN/Si 叠层之间的 CTE 失配会产生双轴应力，可能导致介电体开裂、分层或晶圆翘曲。典型的 PMD2 叠层具有复合性质，其中不同层（SiN 与 SiO₂）具有不同的弹性模量和 CTE 值，这使得应力分布进一步复杂化。最终结果是一个复杂的应力场，必须通过工艺优化和结构设计来精心管理。

工艺原理

沉积参数相互作用

第二 PMD 层的性能由一组紧密耦合的沉积参数控制，每个参数同时影响多个薄膜特性。理解这些方向性相互作用对于工艺优化至关重要：

• 衬底温度 控制吸附物种的表面迁移率和化学反应速率。升高温度通常能改善薄膜密度并减少氢的掺入，但必须加以限制，以避免损坏底层的导电端子或金属接触。对于后道兼容工艺，沉积温度受到后道热预算的严格限制。

• 射频功率 控制等离子体密度，从而控制轰击衬底的离子通量和能量。较高的射频功率会增加离子通量和能量，倾向于产生更致密且具有更高压缩应力（对于 PECVD SiN 而言）的薄膜，但也可能对底层界面造成等离子体损伤。必须平衡功率以获得足够的薄膜质量而不引入缺陷。

• 压力 影响气相物种的平均自由程以及到达衬底的离子的能量分布。较低的压力增加平均自由程，使离子能够保留更多来自等离子体鞘层的能量，从而增强溅射和致密化。较高的压力增加气相碰撞，降低离子能量并以牺牲密度为代价提高沉积速率。

• 气体流量比 决定沉积薄膜的化学计量比和键合结构。对于 SiN，硅烷（SiH₄）与氨气（NH₃）或氮气（N₂）之比控制硅氮比，进而影响折射率、应力和刻蚀速率。富硅 SiN 薄膜倾向于具有拉伸应力和更高的折射率，而富氮薄膜则具有压缩应力和更低的折射率。

这些参数并非独立作用。例如，在固定压力下增加射频功率会同时增加离子通量和离子能量，但对薄膜应力的影响取决于主导机制是致密化（压缩趋势）还是再溅射（可能使应力转向拉伸）。类似地，在固定气体流量下升高温度会改变表面反应速率，即使气相化学性质不变，也可能改变薄膜的化学计量比。

刻蚀选择性与接触孔形成

PMD2 沉积之后，必须通过介电体刻蚀接触孔以到达下方端子。刻蚀过程必须在介电体与端子金属或半导体之间实现高选择性，精确地停止在接触界面处，而不会发生显著过刻蚀。这一要求类似于 自对准双重图形化 中的刻蚀选择性挑战，其中精确的终点控制对于图形保真度至关重要。

在复合 PMD2 叠层（例如 SiN/SiO₂）中，刻蚀必须干净地在具有不同刻蚀速率的层之间过渡。基于氟的化学物质（例如 CF₄、CHF₃）根据碳氟比和离子能量以不同速率刻蚀 SiO₂ 和 SiN。等离子体中更高的碳含量会钝化 SiO₂ 侧壁（促进各向异性），但也可能降低 SiN 刻蚀速率，因此需要仔细优化气体混合物。PMD2 叠层内从 SiO₂ 到 SiN 的转变通常伴随着用于终点检测的光学发射信号的变化。

通过 PMD2 的接触开口的横向尺寸也至关重要。在 III-N 器件中，衬底接触孔可能比源极或漏极接触孔宽得多，以降低接触电阻并改善电流扩展。这意味着 PMD2 刻蚀必须同时容纳各种尺寸的特征，这引入了微负载效应——由于局部反应性物种供应的差异，较大特征刻蚀得比较小特征更快。这一挑战与 关键尺寸修整 工艺相呼应，在这些工艺中，在不同图形密度下实现均匀的 CD 控制至关重要。

平坦化与形貌管理

厚的 PMD2 层必须为后续的接触光刻和金属化提供相对平坦的表面。化学机械平坦化（CMP）可用于减少形貌，但 CMP 去除速率取决于介电材料、密度和应力状态。SiN 通常抛光速度比 SiO₂ 慢，在复合叠层中会产生碟形和侵蚀问题。在化学机械平坦化工艺中，实验特性表明，外延毯式速率选择性并不能直接转化为图形化结构上的等效选择性 [P2]。或者，具有固有沉积-刻蚀能力的 HDP 沉积可以在沉积过程中实现一定程度的自平坦化，减少或消除对单独 CMP 步骤的需求。

PMD2 平坦化与后续 单镶嵌 接触形成之间的相互作用也很重要。PMD2 表面过度的形貌会导致接触光刻过程中的聚焦变化，导致 CD 变化，甚至在极端情况下导致光刻失败。这对于厚的 PMD2 层尤其相关，因为整个晶圆的总厚度变化可能很大。

挑战与失效模式

介电体开裂与分层

与第二 PMD 层相关的最隐蔽的失效模式之一是介电体开裂，这可能在热循环、晶圆处理或器件在高电场下工作期间发生。裂纹起源于应力集中位置——例如底层特征的角落、接触开口的边缘或介电叠层内的缺陷——并沿着由局部应力状态和材料断裂韧性决定的路径扩展。在硅衬底上的 III-N 器件中，来自 GaN 外延的内禀应力与来自 PMD2 沉积的热失配应力相结合，为裂纹扩展创造了特别恶劣的环境。

裂纹扩展的机制由断裂力学控制：当特征长度为 a 的预先存在缺陷的应力强度因子 K = σ√(πa) 超过介电材料的临界值 K_IC（断裂韧性）时，裂纹将扩展。由于 SiO₂ 的断裂韧性低于 SiN，复合 PMD2 叠层可能在 SiO₂ 层中表现出优先开裂，而如果界面结合良好，SiN 层则充当裂纹止裂层。然而，如果界面较弱——例如由于污染或粘附性不足——裂纹可能转而沿界面扩展，导致分层。这类似于 保护环结构 所解决的裂纹扩展问题，该结构引入机械不连续性以阻止裂纹生长。

接触电阻与漏电

PMD2 通孔与下方端子之间的接触界面质量直接决定接触电阻，进而影响器件的导通电阻和电流承载能力。几种机制可能会降低接触界面质量：来自 PMD2 刻蚀的聚合物残留物可能在接触表面形成薄绝缘层；刻蚀与金属沉积之间暴露的半导体表面上的原生氧化物再生长会引入隧穿势垒；以及来自刻蚀过程的离子轰击损伤会产生陷阱和缺陷态，增加比接触电阻率。

通过 PMD2 介电体的漏电流取决于电场和温度，由不同的机制控制。在低电场下，漏电主要由介电体中体陷阱的 Poole-Frenkel 发射主导，其中电场降低了载流子从库仑陷阱发射到导带的势垒。在高电场下，通过介电体-端子界面处三角形能量势垒的 Fowler-Nordheim 隧穿成为主导。两种机制都因介电体中的缺陷而加速，这些缺陷可能在沉积过程中（例如 PECVD 薄膜中的氢掺入）或由接触刻蚀期间的等离子体损伤引入。与时间相关的介电击穿（TDDB）是长期可靠性问题，持续的电场应力会导致陷阱逐渐产生，直到通过介电体形成导电渗流路径。

应力诱导的器件退化

通过 PMD2 叠层传递到底层器件层的机械应力会通过压电和压阻效应影响器件性能。在 GaN HEMT 中，AlGaN/GaN 界面处的二维电子气（2DEG）密度对势垒层的应变状态敏感，而势垒层的应变状态又受到上层介电叠层的影响。高压缩应力的 PMD2 层可以增加 AlGaN 势垒中的拉伸应变，可能增加 2DEG 密度，但也使势垒层更接近开裂的临界应变——一种被称为“逆压电效应”的失效模式。

在硅 CMOS 器件中，来自 PMD2 叠层的应力可以通过压阻效应改变载流子迁移率。虽然有意应力工程（例如 PMOS 沟道的压缩应力，NMOS 沟道的拉伸应力）是一种用于增强迁移率的成熟技术，但来自 PMD2 层的非受控应力可能增强或抵消设计的应力分布，导致不可预测的器件参数变化。这与 图形记忆 的更广泛主题相关，其中较早工艺步骤的应力模式被保留并通过后续层传递。

技术节点演进

28nm 平面 CMOS 与早期 PMD2 集成

在 28nm 平面 CMOS 节点，第二 PMD 层主要由未掺杂或轻掺杂的硅酸盐玻璃（USG 或 BPSG）组成，通过 PECVD 或亚大气压 CVD（SACVD）沉积。该层厚度相对较宽裕，主要的集成关注点是确保在栅极结构和源/漏形貌上具有足够的台阶覆盖。28nm 的接触光刻使用浸没式光刻工具，具有足够的焦深以适应 PMD2 表面的中等形貌。PMD2 材料的介电常数并非主要关注点，因为在此节点，寄生电容贡献相对于器件电容较小。

28nm平面流程 展示了该节点相对简单的 PMD2 集成，其中单一厚的介电层随后进行 CMP 提供了足够的平坦化和隔离。通过 PMD2 的接触刻蚀控制良好，对下方硅化物接触层具有高选择性。主要挑战是管理 BPSG 回流工艺（如果使用）以实现平坦化，同时不降低接触侧壁轮廓。

14nm FinFET 与复合 PMD2 叠层的普及

向 14nm 节点的 FinFET 架构过渡为 PMD2 集成引入了显著的新挑战。三维鳍状结构创造了比平面器件大得多的形貌，需要具有卓越缝隙填充能力的 PMD2 叠层。HDP 沉积成为体 PMD2 层的首选方法，因为其沉积-刻蚀机制自然地平坦化薄膜并填充鳍之间的狭窄空间。此外，在该节点引入自对准接触（SAC）方案要求 PMD2 层在接触形成过程中充当刻蚀停止层或选择性刻蚀层，推动了在 SiO₂ 体层中嵌入 SiN 刻蚀停止层的复合叠层的采用。

14nm FinFET流程 展示了该节点 PMD2 集成日益增加的复杂性，其中多个介电层服务于不同的结构和电气功能。PMD2 叠层内的 SiN 层为 SAC 图形化提供刻蚀选择性，同时充当防潮层和应力调节层。由于高 k/金属栅极叠层和先进源/漏应力源的使用，14nm 的热预算限制变得更加严格，要求 PMD2 沉积温度得到仔细控制。

7nm 及以下：超薄 PMD2 与新型材料

在 7nm 节点及以下，PMD2 层面临着相互矛盾的需求：减薄厚度（以最小化寄生电容并实现更紧密的接触间距）、改善缝隙填充（以填充鳍和栅极结构之间的高纵横比特征）以及更低的介电常数（以减少 RC 延迟）。这些需求推动了对用于 PMD2 应用的多孔低 κ 材料的探索，尽管这些材料的机械强度弱和吸湿敏感性构成了重大的集成挑战。

7nm FinFET流程 展示了 PMD2 尺寸的极端缩放，其中层厚度被最小化，同时保持足够的介电隔离。此节点的接触间距需要光刻分辨率达到光学浸没式光刻结合多重图形化的极限，使得 PMD2 刻蚀和接触形成过程日益具有挑战性。在 5nm 和 3nm 节点使用 EUV 光刻进行接触图形化减轻了部分多重图形化的复杂性，但引入了关于高纵横比 PMD2 通孔中随机缺陷和 CD 均匀性的新问题。

对于宽禁带器件，PMD2 的演进遵循了不同的轨迹。用于功率电子的 GaN-on-Si 集成趋势要求 PMD2 叠层能够承受高电场、在大电压摆幅下提供可靠的介电隔离，并适应 GaN、Si 和介电材料之间的显著热失配。使用具有 SiN 阻挡层和 SiO₂ 体隔离的复合 PMD2 叠层，并在低温下沉积以保护金属端子，已成为标准方法。

相关工艺

第二 PMD 层并非孤立存在；它与几个相邻的工艺步骤密切相关，这些步骤共同定义了预金属介电叠层以及向互连金属化的过渡。

第一 PMD 层（表面钝化）

第一 PMD 层，通常是通过 LPCVD 或 PECVD 沉积的薄 SiN 薄膜，充当有源器件表面与 PMD2 体层之间的界面。其主要功能是表面钝化（减少界面态并稳定阈值电压）、防潮层（防止金属接触腐蚀）和刻蚀停止层（在接触刻蚀期间提供选择性）。第一 PMD 层的质量直接影响上层 PMD2 的粘附性和应力状态，使其成为关键的先决步骤。在 GaN 器件中，第一 PMD 层还在抑制电流崩塌和动态导通电阻退化方面发挥作用，这与介电体-半导体界面处的电荷俘获有关。

接触刻蚀与金属化

打开通过 PMD2 叠层的通孔的接触刻蚀过程是预金属模块中最关键的步骤之一。刻蚀必须实现各向异性的轮廓，具有最小的 CD 增加或损失，对下方端子材料具有高选择性，并且侧壁清洁无聚合物残留物。刻蚀后，通常进行短暂的 表面清洁 步骤，以去除接触底部的刻蚀残留物和原生氧化物，确保低接触电阻。随后进行的金属化——通常是 Ti/TiN 阻挡层，然后是钨（W）填充——必须保形地涂覆通孔侧壁和底部，而不会在狭窄的 PMD2 开口中形成空隙或接缝。

层间介电（IMD）过渡

PMD2 表面充当第一层 IMD 层的起始基底，该层容纳第一金属互连层。必须仔细管理从 PMD2 到 IMD 的过渡，以避免粘附失效、应力不连续和污染。在某些集成方案中，PMD2 表面在 IMD 沉积之前通过 CMP 平坦化，而在其他方案中，IMD 直接沉积在沉积态的 PMD2 表面上。选择取决于后续 单镶嵌 或双镶嵌互连形成工艺的形貌要求。

未来展望

第二 PMD 层的未来演进正受到半导体技术中几个趋同趋势的影响。随着器件架构超越 FinFET 发展到全环绕栅极（GAA）纳米片和互补 FET（CFET）结构，PMD2 必须覆盖的形貌将变得更加复杂，需要具有极端保形性和缝隙填充能力的沉积工艺。原子层沉积（ALD）可能在 PMD2 形成中发挥越来越重要的作用，要么作为复合叠层中的保形衬垫，要么作为先进节点超薄 PMD2 层的主要沉积方法。

对于宽禁带功率器件，与 Cu 互连集成兼容的低温 PMD2 工艺的开发是一个活跃的研究领域。探索诸如 h-BN 和 MoS₂ 等二维材料作为 PMD2 叠层内或相邻的超薄扩散阻挡层，代表了一个有前景的方向，可以在保持或改善介电隔离和阻挡性能的同时，降低整体叠层高度。这些材料具有原子级厚度和理论上高的扩散阻挡能力，可能克服限制传统多晶阻挡薄膜的厚度-有效性权衡。

先进的图形化技术，包括使用金属氧化物抗蚀剂和多重光刻-刻蚀循环，也可能影响 PMD2 集成，通过实现对接触尺寸的更精细控制并减少困扰先进节点高纵横比通孔刻蚀的随机缺陷。PMD2 材料、沉积工艺和图形化策略的持续协同优化，对于满足未来半导体技术的性能、功耗和可靠性目标至关重要。