低能量接触（Low Energy Contact，LEC）在半导体制造中的应用：物理学、工艺原理及先进节点演进

引言

随着CMOS技术持续微缩进入纳米尺度，金属互连与半导体源/漏区界面相关的电阻——即接触电阻——已成为限制晶体管性能的最主要寄生元件之一。低能量接触（LEC）是指利用低能量离子注入工艺形成浅层重掺杂接触区，并结合硅化物形成和功函数优化，在器件有源区与金属化层之间构建低电阻电通路的工程方法。接触在金属互连与半导体有源区之间提供低电阻电连接，且金属-半导体接触总体上可以是整流型或欧姆型的 [T1]。LEC的基本目标是最大化降低金属-半导体界面处的肖特基势垒高度和耗尽区宽度，同时保持极浅的结深，以抑制短沟道效应和结漏电。

LEC的重要性随着每一代技术节点的演进而显著增加。在较老的技术节点，接触电阻在器件总电阻中所占比例相对较小。然而，随着沟道尺寸缩小且本征沟道电阻降低，接触电阻在源到漏总电阻中所占比例逐渐增大。在先进的FinFET和环绕栅极（GAA）架构中，由于三维几何结构，接触面积本身受到严重限制，这进一步加剧了接触电阻的挑战。这使得LEC不仅仅是一项工艺优化任务，更是一个必须通过注入、退火、硅化物形成和接触金属化工艺的协同进步来应对的基本器件物理挑战。

物理原理与机制

肖特基势垒与接触电阻基础

金属-半导体接触的物理原理根植于界面处肖特基势垒的形成。当金属与半导体接触时，金属功函数与半导体电子亲和能（对于n型）或电离能（对于p型）之间的对齐决定了载流子注入的势垒高度。电子的肖特基势垒高度由金属功函数与半导体电子亲和能之差决定，而空穴的势垒高度则取决于价带顶的位置。

在实践中，理想肖特基模型会受到多种物理效应的修正。镜像力降低（肖特基势垒降低）是由于界面处的电场引起的，这会有效地降低势垒高度。这种降低与界面电场强度的平方根成正比，与半导体介电常数的平方根成反比。此外，费米能级钉扎——由界面态、缺陷和金属诱导的带隙态引起——倾向于将有效势垒高度固定在带隙中的特定能级附近，使得单靠功函数工程难以实现超低电阻。

重掺杂接触中的隧穿主导输运

在现代CMOS接触中，金属正下方的半导体区域通过离子注入进行重掺杂。建立低电阻欧姆接触的通用技术包括在半导体区域中形成重掺杂表面层 [T2]。这种重掺杂具有一个关键的物理目的：它将金属-半导体界面处的耗尽层宽度缩窄到量子力学隧穿（场发射）成为主要载流子输运机制的程度，而非越过势垒的热电子发射。

在低掺杂水平下，空间电荷区宽度相对较大，跨接触界面的载流子传输以热电子发射为主 [P1]。耗尽层宽度与有效掺杂浓度的平方根成反比。提高掺杂剂密度会产生更薄的势垒，载流子可以通过隧穿穿过该势垒。这正是LEC背后的核心器件物理原理：通过在接触界面处创建一个超浅、重掺杂的区域，有效接触电阻率得以指数级降低，因为载流子可以隧穿通过薄的肖特基势垒，而不需要足够的热能来跨越它。

能级对齐与功函数工程

除了掺杂之外，接触金属的选择以及界面层也控制着势垒高度。能级对齐描述了金属费米能级与半导体能带边缘的相对位置如何决定载流子注入势垒。在不存在强钉扎的情况下，势垒高度随电极功函数移动。然而，当界面态密度较高时，费米能级发生钉扎，从而限制了电极功函数变化对势垒的直接影响。

界面偶极子、电荷转移以及接触界面处的化学反应可以改变有效功函数。例如，插入超薄偶极诱导中间层可以调节界面处的静电势，有助于解除费米能级钉扎或改变有效能带对齐。调节该偶极层为在重表面掺杂之外降低势垒提供了额外的控制手段。

低能量离子注入物理

浅层、重掺杂接触区的形成依赖于低能量离子注入。在低注入动能下，离子在进入衬底晶格静止前仅穿透很浅的深度。离子阻止的物理原理涉及弹性核碰撞和非弹性电子碰撞，二者共同决定了注入掺杂分布的投影射程和离散度。

随着注入能量降低以获得超浅分布，衬底表面的自溅射效应变得显著。入射离子会溅射表面原子（包括先前引入的掺杂剂），从而产生自限制剂量效应。这在实现隧穿所需的高峰值掺杂浓度与先进晶体管缩放所需的浅结深之间引入了根本性的物理权衡。

工艺原理

注入能量与结深

LEC注入中的主要控制参数是动能。降低离子能量会减小在半导体中的投影射程，从而获得更浅的掺杂分布。这对于先进器件至关重要，以防止寄生重叠电容和短沟道退化。然而，较低的能量会增加自溅射，从而限制了可达到的最大保留剂量和峰值表面浓度。

剂量与薄层电阻

增加注入剂量会提高接触区域的载流子浓度，这减小了耗尽层宽度并增强了隧穿几率。然而，在超低能量下，剂量累积受到自溅射极限的约束。此外，电活性载流子密度受到固溶度极限和热激活过程中掺杂剂簇集现象的限制。因此，必须协同优化剂量、能量和激活退火，以在不展宽分布的前提下最小化薄层电阻。

退火与瞬态增强扩散

注入后热退火用于激活掺杂剂并修复离子轰击造成的晶格损伤。然而，退火会引发瞬态增强扩散（TED）。离子注入创造了过量的点缺陷（如自间隙原子），这些缺陷在热处理早期会显著增强掺杂剂的扩散率。

对于LEC而言，TED会展宽浅结分布，从而违背低能量注入的初衷。较高的温度和延长的热预算会增加TED和掺杂剂推进，而先进的快速热退火、尖峰退火或超快激光热处理可以限制热暴露时间，在最大化电激活的同时保持浅分布梯度。

硅化物形成与接触金属选择

在接触注入和激活之后，通常在接触界面处形成一层硅化物。硅化物形成创造了低电阻相，消耗了表面残余氧化物，并为接触金属化提供了稳定的冶金界面。不同的硅化物相表现出不同的功函数；例如，铂硅化物倾向于促进p型硅上的空穴注入，而稀土硅化物则促进n型硅上的电子注入。

固相硅化反应会消耗一定深度的底层硅。这种硅消耗必须纳入LEC分布设计中：如果硅化反应消耗了整个重掺杂层，金属或硅化物就会直接接触下方轻掺杂的硅，导致势垒变宽以及接触电阻剧烈增加。

界面工程层

在先进节点中，可以在硅化物（或半导体）与接触金属填充层之间沉积超薄界面中间层。超薄介质或金属化合物中间层可以诱导界面偶极子，从而改变有效功函数并减轻费米能级钉扎。通过控制中间层的化学计量比和厚度，可以实现在掺杂注入之外对势垒高度进行精细调节。

挑战与失效模式

溅射诱导的自限制剂量

低能量注入中的一个主要物理约束是自溅射效应。随着离子能量下降，溅射产额相对于离子穿透深度的比例增加，导致靶原子喷出与离子到达达到平衡。这限制了保留掺杂浓度的上限，阻碍了在超低能量下任意提高表面掺杂浓度。

瞬态增强扩散与结凹陷

退火过程中的缺陷介导TED会导致较深的掺杂扩散尾部。对于硼等p型掺杂剂，间隙原子驱动的扩散会显著展宽浅分布。如果最终形成的结过深，短沟道控制能力就会下降，同时结电容会增加。

费米能级钉扎导致的接触电阻退化

当高密度的界面态将费米能级钉扎在带隙中央或特定能带边缘附近时，改变接触金属功函数对势垒高度的影响微乎其微。在n型硅上，价带顶附近的强钉扎会保持较大的电子势垒，导致严重的接触电阻退化，除非引入界面钝化层或偶极层。

硅化物诱导的结消耗

未受控或过厚的硅化物生长会消耗掉由LEC注入形成的整个浅层重掺杂区域。将硅化物界面推进到轻掺杂衬底中会使隧穿接触重新转变为热电子发射势垒，从而引发高寄生电阻和潜在的结漏电。

三维结构中的寄生电阻

在FinFET和GAA架构中，非平面沟道上的接触面积受到几何形状的严格限制。电流必须流经具有不同晶向的狭窄侧壁和顶面。由于接触电阻与接触面积成反比，先进3D节点中的空间收缩会显著放大总寄生源/漏电阻。

技术节点演进

28nm平面CMOS

在28nm平面节点，接触面积相对较大，本征沟道电阻占器件总电阻的主要部分。接触注入在适中能量下进行，并采用自对准硅化物（salicide）工艺形成金属-半导体界面。28nm平面工艺流展示了接触注入如何集成到平面源/漏模块中。介质沉积和第一通孔层图形化依赖于标准的自对准接触方案，以防止与相邻栅极结构短路。

14nm FinFET过渡

向14nm FinFET架构的过渡引入了3D鳍片几何形状，严重限制了接触占地面积。14nm FinFET工艺流突出了在接触形成前于源/漏鳍片上集成抬升外延的工艺。必须使用较低的注入能量以避免穿透薄鳍片结构，同时热预算受到严格限制以防止鳍片掺杂剂去激活。自对准接触氧化物将接触塞与双功函数金属栅电极隔离开来。

7nm FinFET及更先进节点

到7nm节点，寄生接触电阻已主导整体器件性能。7nm FinFET工艺流展示了原位重掺杂外延源/漏区结合低能量接触注入和薄界面阻挡层的应用。精密的源漏凹陷刻蚀成为塑造外延体积和最大化有效注入表面积的必要手段。在FinFET之后，GAA纳米片器件要求在所有纳米片沟道上实现保形表面掺杂和原子层级的界面工程。

相关工艺

LEC集成依赖于与周围模块的紧密协同优化。前金属介质层定义了接触腔体几何形状并确立了接触退火的热环境。栅极互连方案决定了栅极与接触之间的寄生电容耦合，需要精准的对准和介质隔离。

上层垂直互连接入（通孔）结构直接落在接触金属化层上，需要兼容的冶金性质以抵抗电迁移和应力空洞。此外，接触预清洗步骤必须在不刻蚀掉超浅重掺杂硅层的前提下去除原生氧化物。

未来展望

随着半导体微缩迈入亚2nm节点和垂直堆叠CFET架构，低能量接触工程面临前所未有的几何与物理挑战。非视线掺杂技术（如保形等离子体辅助掺杂和单层掺杂）正在被探索，以克服三维结构上的自溅射极限和阴影效应。

与此同时，利用原子层沉积（ALD）制备先进偶极层和解除费米能级钉扎界面层，对于将肖特基势垒高度降至关键阈值以下至关重要。结合蒙特卡洛离子输运、缺陷动力学和量子力学隧穿模型的先进多尺度工艺仿真，将继续指导未来逻辑与存储技术中超浅、低电阻接触的集成。